公开(公告)号：WO2022269660A1

公开(公告)日：2022-12-29

申请号：PCT/JP2021/023320

申请日：2021-06-21

Applicant: ＴＤＫ株式会社

Inventor： 柿沼　裕二 ,  柴田　竜雄

IPC: G06G7/14 ,  G06G7/16 ,  G06G7/60 ,  G11C11/16 ,  G11C11/54

Abstract: 負荷抵抗と、少なくとも第１端子と第２端子とを有し、抵抗値を変化させることが可能な抵抗変化素子と、入力電圧と、前記抵抗変化素子の抵抗値とに基づいて、前記負荷抵抗に流れる電流の大きさを決める定電流源と、を備え、前記負荷抵抗の両端電圧を出力電圧として出力する、駆動回路。

公开(公告)号：WO2022102430A1

公开(公告)日：2022-05-19

申请号：PCT/JP2021/039943

申请日：2021-10-29

Applicant: ソニーグループ株式会社

Inventor： 吉田　浩 ,  奥野　潤 ,  古賀　洋貴 ,  周藤　悠介 ,  塚本　竹雄

IPC: G06G7/16 ,  G06G7/60

Abstract: 本開示は、消費エネルギーを削減することができるようにする半導体装置に関する。 電荷を入力する入力部と、入力部からの電荷を蓄積して演算を行う演算部と、演算部に蓄積された電荷を検出して出力する出力部とを備え、演算部は、入力部とゲート部の対からなる対部が複数接続される蓄積部を有し、複数の対部のそれぞれは、入力部から蓄積部に入力される電荷を可変にし、蓄積部は、接続された複数の対部のそれぞれから入力される電荷を蓄積する半導体装置が提供される。本開示は、例えば、アナログ演算装置に適用することができる。

公开(公告)号：WO2022029541A1

公开(公告)日：2022-02-10

申请号：PCT/IB2021/056692

申请日：2021-07-26

Applicant: 株式会社半導体エネルギー研究所

Inventor： 松嵜隆徳 ,  大貫達也 ,  上妻宗広 ,  青木健 ,  岡本佑樹 ,  池田隆之

IPC: G06F12/00 ,  G06G7/60 ,  G06N3/063 ,  G11C5/04 ,  H01L21/8242 ,  H01L27/108

Abstract: 新規な構成の半導体装置を提供すること。 デジタル演算器と、アナログ演算器と、第１メモリ回路と、第２メモリ回路と、を有し、アナログ演算器、第１メモリ回路、および第２メモリ回路は、それぞれ、チャネル形成領域に酸化物半導体を有するトランジスタを含み、第１メモリ回路は、第１重みデータをデジタルデータとして、デジタル演算器に供給する機能を有し、デジタル演算器は、第１重みデータを用いて積和演算を行う機能を有し、第２メモリ回路は、第２重みデータをアナログデータとして、アナログ演算器に供給する機能を有し、アナログ演算器は、第２重みデータを用いて積和演算を行う機能を有し、アナログ演算器、および第２メモリ回路が含む、チャネル形成領域に酸化物半導体を有するトランジスタの少なくとも一において、ソース－ドレイン間に流れる電流量は、当該トランジスタがサブスレッショルド領域で動作するときに流れる電流量である、半導体装置。

公开(公告)号：WO2022013680A1

公开(公告)日：2022-01-20

申请号：PCT/IB2021/056024

申请日：2021-07-06

Applicant: 株式会社半導体エネルギー研究所

Inventor： 木村肇 ,  黒川義元

IPC: G06G7/14 ,  G06G7/16 ,  G06G7/60 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/088 ,  G06N3/063

Abstract: 少ない消費電力で畳み込み処理が可能な半導体装置を提供する。 第１回路が第１保持部と、第１トランジスタと、を有し、第２回路が第２保持部と、第２トランジスタと、を有する半導体装置である。第１、第２回路は、第１、第２入力配線と、第１、第２配線と、に電気的に接続されている。第１保持部は、第１トランジスタに流れる第１電流を保持する機能を有し、第２保持部は、第２トランジスタに流れる第２電流を保持する機能を有する。また、第１、第２電流は、畳み込み処理に用いられるフィルタ値に応じて定まる。第１、第２入力配線に、畳み込み処理が施される画像データに応じた電位が入力されることで、第１回路は、第１配線又は第２配線の一方に電流を出力し、第２回路は、第１配線又は第２配線の他方に電流を出力する。第１、第２回路が第１配線又は第２配線に出力する電流の量は、フィルタ値と画像データと、に応じて決まる。

公开(公告)号：WO2021256197A1

公开(公告)日：2021-12-23

申请号：PCT/JP2021/019882

申请日：2021-05-25

Applicant: 国立研究開発法人産業技術総合研究所

Inventor： 秋永　広幸 ,  島　久 ,  内藤　泰久

IPC: G11C13/00 ,  G06F12/00 ,  G06G7/60 ,  G11C11/54 ,  G11C11/56

Abstract: 脳型情報処理装置は、一対の電極と、前記一対の電極間に設けられる酸化物層と、からなるアナログ抵抗変化素子と、アナログ抵抗変化素子の駆動信号にゆらぎ成分を有する電圧ゆらぎを重畳して供給する駆動回路と、を有する。駆動信号に電流ゆらぎを生じさせる電圧ゆらぎを重畳することで、アナログ抵抗変化素子の駆動時の低抵抗化（ＳＥＴ）過程、および高抵抗化（ＲＥＳＥＴ）過程での不規則な抵抗変化を抑制できる。不規則な抵抗変化特性の抑制により、抵抗変化成分のノイズが除去でき、滑らかな抵抗変化となり、脳型情報処理装置の低消費電力化と高速化を図ることができる。

公开(公告)号：WO2021171480A1

公开(公告)日：2021-09-02

申请号：PCT/JP2020/008025

申请日：2020-02-27

Applicant: ＴＤＫ株式会社

Inventor： 柴田　竜雄 ,  寺▲崎▼　幸夫

IPC: H01L45/00 ,  G06G7/60 ,  H01L21/8239 ,  H01L27/105

Abstract: 第１端子と第２端子と第３端子との３つの端子を有し、抵抗値を変化させることが可能な抵抗変化素子と、前記第１端子に接続された入力線と、前記第２端子に接続され、前記第２端子と基準電位との間にあるコンデンサと、前記第３端子に接続された第１スイッチング素子と、前記第１スイッチング素子を介して、前記第３端子に接続された配線と、前記配線の第１端に接続された第２スイッチング素子と、前記配線の第２端に接続された第３スイッチング素子と、を備える、演算回路。

公开(公告)号：WO2021171454A1

公开(公告)日：2021-09-02

申请号：PCT/JP2020/007923

申请日：2020-02-27

Applicant: ＴＤＫ株式会社

Inventor： 寺▲崎▼　幸夫

IPC: H01L45/00 ,  G06G7/60 ,  H01L21/8239 ,  H01L27/105

Abstract: 第１端子と第２端子と第３端子との３つの端子を有し、抵抗値を変化させることが可能な抵抗変化素子と、前記第１端子と接続される第１電極と、第２電極と、第３電極と、前記第２電極と前記第２端子との間に接続される第１スイッチング素子と、前記第３電極と前記第３端子との間に接続される第２スイッチング素子と、前記第２端子と前記第１スイッチング素子との間を接続する伝送路と、グラウンドとの間に接続されるコンデンサと、を備える演算回路。

公开(公告)号：WO2021165799A1

公开(公告)日：2021-08-26

申请号：PCT/IB2021/051156

申请日：2021-02-12

Applicant: 株式会社半導体エネルギー研究所

Inventor： 青木健 ,  黒川義元 ,  上妻宗広 ,  金村卓郎

IPC: G06G7/60 ,  G06G7/16 ,  H01L21/822 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/06 ,  H01L27/088

Abstract: 消費電力が低減された、積和演算が可能な半導体装置を提供する。 第１、第２回路を有する半導体装置であって、第２回路は、第１、第２スイッチ、電流電圧変換回路、及び第１トランジスタを有する。第１回路は、第２回路の第１端子に電気的に接続され、第１スイッチの第１端子は、第２回路の第１端子に電気的に接続され、第１スイッチの第２端子は、電流電圧変換回路の入力端子に電気的に接続され、電流電圧変換回路の出力端子は、第１トランジスタの第１端子に電気的に接続され、第１トランジスタの第２端子は、第２スイッチの第１端子に電気的に接続され、第２スイッチの第２端子は、第２回路の第２端子に電気的に接続されている。第１回路は、複数の第１データを保持する機能と、第１回路に複数の第２データが入力されたときに、複数の第１データと複数の第２データとの積和に応じた電流量を第２回路の第１端子に流す機能と、を有する。

公开(公告)号：WO2021044821A1

公开(公告)日：2021-03-11

申请号：PCT/JP2020/030747

申请日：2020-08-13

Applicant: ソニー株式会社

Inventor： 藤波　靖

IPC: G06G7/60 ,  G06N3/063 ,  G06F17/16

Abstract: 演算装置は、複数の演算回路部と、信号出力回路と、共通配線部とを具備する。前記共通配線部は、前記信号出力回路の複数の信号出力線と、前記複数の演算回路部の各々が有する複数の入力線とを電気的に接続する。前記複数の演算回路部は、第１の演算回路部、及び第２の演算回路部を有する。前記第１の演算回路部及び前記第２の演算回路部の各々が有する前記複数の入力線には、前記信号出力回路の前記複数の信号出力線から出力される電気信号が、前記共通配線部を介して、入力値に応じた電気信号として入力される。前記第１の演算回路部の複数の出力線の延在方向と、前記第２の演算回路部の複数の出力線の延在方向とが、互いに平行となるように構成される。

公开(公告)号：WO2019131142A1

公开(公告)日：2019-07-04

申请号：PCT/JP2018/045726

申请日：2018-12-12

Applicant: TDK株式会社

Inventor： 柴田　竜雄

IPC: G06G7/60 ,  G06N3/06 ,  H01L21/82 ,  H01L21/822 ,  H01L21/8239 ,  H01L27/04 ,  H01L27/10 ,  H01L27/105 ,  H01L29/82 ,  H01L43/08

Abstract: ニューラルネットワークに適用される場合に、ニューラルネットワークの性能が大きく損なわれるおそれを抑制することができる積和演算器、ニューロモルフィックデバイスおよび積和演算器の使用方法を提供する。　積和演算器（１）は、積演算部（１０）と、和演算部（１１）とを備え、積演算部（１０）は、複数の積演算素子（１０ＡＡ）～（１０ＡＣ）を備え、複数の積演算素子（１０ＡＡ）～（１０ＡＣ）のそれぞれは、抵抗変化素子である。和演算部（１１）は、複数の積演算素子（１０ＡＡ）～（１０ＡＣ）からの出力の合計値を検出する出力検出器（１１Ａ）を備え、上記抵抗変化素子はフューズ部（ＡＣ１）を備え、フューズ部（ＡＣ１）は、上記抵抗変化素子からの出力電流が増加する故障が当該抵抗変化素子に発生した場合に断線する。