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    测试结电容的版图结构及其设计方法
    1.
    发明申请
    测试结电容的版图结构及其设计方法 审中-公开

    公开(公告)号：WO2023035453A1

    公开(公告)日：2023-03-16

    申请号：PCT/CN2021/137410

    申请日：2021-12-13

    申请人： 长鑫存储技术有限公司

    发明人： 钱仕兵

    IPC分类号： H01L23/544 ,  H01L27/02 ,  G11C11/413

    摘要： 本公开实施例提供一种测试结电容的版图结构及其设计方法，所述测试结电容的版图结构包括：阱区，所述阱区用于形成MOS管的测试结构，所述测试结构用于测试所述MOS管的结电容；位于所述阱区中、且与所述阱区的表面平齐的离子注入区，所述离子注入区用于形成所述MOS管的源极或者漏极，且所述离子注入区与所述阱区之间能够形成PN结；覆盖于所述阱区的表面的功能层，其中，所述功能层未覆盖所述离子注入区，所述功能层用于形成特定类型的所述结电容。

    半导体结构及其制造方法
    2.
    发明申请
    半导体结构及其制造方法 审中-公开

    公开(公告)号：WO2023019657A1

    公开(公告)日：2023-02-23

    申请号：PCT/CN2021/116890

    申请日：2021-09-07

    申请人： 长鑫存储技术有限公司

    发明人： 李宗翰 ,  刘志拯

    IPC分类号： H01L23/544 ,  H01L21/66 ,  H01L23/525 ,  G01R31/26

    摘要： 本申请实施例公开了一种半导体结构及其制造方法。该半导体结构包括：半导体衬底；第一金属层，位于所述半导体衬底表面；第二金属层，位于所述第一金属层表面的上方；绝缘层，位于所述第一金属层和所述第二金属层之间，用于隔离所述第一金属层和第二金属层；至少四个通孔，位于所述绝缘层中，所述至少四个通孔中具有用于连接所述第一金属层和所述第二金属层的导电材料。

    半导体基板及其测试方法
    3.
    发明申请
    半导体基板及其测试方法 审中-公开

    公开(公告)号：WO2023015581A1

    公开(公告)日：2023-02-16

    申请号：PCT/CN2021/113082

    申请日：2021-08-17

    申请人： 长鑫存储技术有限公司

    发明人： 李强

    IPC分类号： H01L23/544 ,  H01L21/66

    摘要： 本公开实施例公开了半导体基板及其测试方法，在对半导体基板中的第一测试线和第二测试线进行测试时，可以在形成第一导电层后，在形成第一绝缘层前，通过直接对第一测试垫和第二测试垫加载电压，以对第一测试线的电阻率进行测试。在形成第二导电层后，通过对第三测试垫和第四测试垫加载电压，以对第二测试线的电阻率进行测试。这样可以在第二导电层设置两个测试垫，即可测试得到第一测试线和第二测试线的电阻率。这样可以不用在第二导电层中额外的设置第一测试线的测试垫，从而可以节省测试区中第二导电层的占用空间。

    一种半导体测试结构及其制造方法
    4.
    发明申请
    一种半导体测试结构及其制造方法 审中-公开

    公开(公告)号：WO2023284020A1

    公开(公告)日：2023-01-19

    申请号：PCT/CN2021/109315

    申请日：2021-07-29

    申请人： 长鑫存储技术有限公司

    发明人： 张书浩

    IPC分类号： H01L23/544 ,  H01L21/768 ,  H01L23/60

    摘要： 本申请实施例公开了一种半导体测试结构及其制造方法，半导体测试结构包括：场效应晶体管和金属连接结构；其中，所述场效应晶体管包括第一掺杂类型的衬底、位于所述衬底表面的栅极和位于所述栅极两侧的衬底内的第二掺杂类型的源区和漏区；所述金属连接结构与所述栅极连接；所述金属连接结构与所述衬底形成肖特基接触。从而可以通过金属连接结构将场效应晶体管制备过程中因天线效应吸引、聚集的大量游离电荷释放到衬底中。

    一种半导体器件版图结构及半导体器件形成方法
    5.
    发明申请
    一种半导体器件版图结构及半导体器件形成方法 审中-公开

    公开(公告)号：WO2023283879A1

    公开(公告)日：2023-01-19

    申请号：PCT/CN2021/106488

    申请日：2021-07-15

    申请人： 长鑫存储技术有限公司

    发明人： 陈海波

    IPC分类号： H01L27/02 ,  H01L23/544 ,  H01L27/088 ,  H01L21/8234

    摘要： 本申请涉及半导体领域，公开一种半导体器件版图结构及半导体器件形成方法。半导体器件版图结构包括：有源区版图层以及位于有源区版图层上的多个子器件版图层，每个子器件版图层包括栅极图形区、源极图形区和漏极图形区；至少两个子器件版图层的栅极图形区共连形成栅极连接图形区，源极图形区共连形成源极连接图形区，栅极连接图形区与栅极测试端连接，源极连接图形区与源极测试端连接。上述半导体器件版图结构适用于同一类型器件的版图结构设计，该设计通过至少两个器件共用源极和栅极的方式将不同尺寸的MOS器件集成在一个测试单元中，漏极测试端分别单独引出，可大大节省测试单元的占用空间，同时该结构也可用于制程结构表征。

    半导体测试结构及其制备方法
    6.
    发明申请
    半导体测试结构及其制备方法 审中-公开

    公开(公告)号：WO2023273016A1

    公开(公告)日：2023-01-05

    申请号：PCT/CN2021/124404

    申请日：2021-10-18

    申请人： 长鑫存储技术有限公司

    发明人： 王路广

    IPC分类号： H01L23/544 ,  G01R27/26 ,  G01R27/2605 ,  H01L22/14 ,  H01L22/32

    摘要： 本申请提供一种半导体测试结构的制备方法，包括：提供半导体结构，半导体结构包括基底及位于基底正面上的电容阵列结构，电容阵列结构包括多个呈阵列排布的电容器，每个电容器的下电极通过电容接触结构与基底相连接，每个电容器的上电极共用同一个电容极板，电容极板延伸至电容阵列结构一侧下部；对半导体结构进行背面减薄，直至露出电容接触结构；自所得结构的底部对电容阵列结构的边缘区域进行刻蚀，直至露出电容极板；于暴露出的电容极板的底部形成第一测试焊盘。

    裸片裂纹损伤检测电路、裂纹检测方法以及存储器
    7.
    发明申请
    裸片裂纹损伤检测电路、裂纹检测方法以及存储器 审中-公开

    公开(公告)号：WO2022156127A1

    公开(公告)日：2022-07-28

    申请号：PCT/CN2021/100011

    申请日：2021-06-15

    申请人： 长鑫存储技术有限公司

    发明人： 曹玲玲

    IPC分类号： H01L21/66 ,  H01L23/544

    摘要： 一种裸片裂纹损伤检测电路、裂纹检测方法以及存储器。该裸片裂纹损伤检测电路，包括：测试电路（104）、裂纹检测环路（105）、中继驱动单元（106）。其中，测试电路（104）位于裸片（100）的保护环（102）内，用于输出脉冲检测信号；裂纹检测环路（105）位于保护环（102）内，和/或保护环（102）外，其输入端（1051）与测试电路（104）的输出端连接，其输出端（1052）与裸片（100）的输出管脚连接；中继驱动单元（106），设置于裂纹检测环路（105）的输入端（1051）和输出端（1052）之间，用于增强脉冲检测信号的传输能力；保护环（102）环绕整个裸片（100），用于保护裸片（100）；测试电路（104）在进入测试模式时，向裂纹检测环路（105）输出脉冲检测信号，测试机台通过读取裸片（100）的输出管脚上的信号来判断裸片（100）是否被裂纹所损伤。通过中继驱动单元（106）使得裂缝检测的速度和灵敏度得到大幅提升。

    METHOD OF PATTERN ALIGNMENT FOR FIELD STITCHING
    8.
    发明申请
    METHOD OF PATTERN ALIGNMENT FOR FIELD STITCHING 审中-公开

    公开(公告)号：WO2022040228A1

    公开(公告)日：2022-02-24

    申请号：PCT/US2021/046365

    申请日：2021-08-17

    申请人： TOKYO ELECTRON LIMITED ,  TOKYO ELECTRON U.S. HOLDINGS

    发明人： DEVILLIERS, Anton J.

    IPC分类号： G03F7/20 ,  H01L23/544

    摘要： A method of pattern alignment is provided. The method includes identifying a reference pattern positioned below a working surface of a wafer. The wafer is exposed to a first pattern of actinic radiation. The first pattern is a first component of a composite pattern. The first pattern of actinic radiation is aligned using the reference pattern. The wafer is exposed to a second pattern of actinic radiation. The second pattern is a second component of the composite pattern and exposed adjacent to the first pattern. The second pattern of actinic radiation is aligned with the first pattern of actinic radiation using the reference pattern.