- 专利标题: 基于存储器折叠架构优化的低功耗LDPC译码器
- 专利标题(英): Low-power-consumption LDPC (low density parity check) decoder based on optimization of folding structure of memorizer
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申请号: CN201010132080.8申请日: 2010-03-24
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公开(公告)号: CN102201817B公开(公告)日: 2013-03-06
- 发明人: 于增辉 , 郭琨 , 黑勇 , 周玉梅 , 朱勇旭 , 李春阳
- 申请人: 中国科学院微电子研究所
- 申请人地址: 北京市朝阳区北土城西路3号
- 专利权人: 中国科学院微电子研究所
- 当前专利权人: 锐立平芯微电子(广州)有限责任公司
- 当前专利权人地址: 北京市朝阳区北土城西路3号
- 代理机构: 中科专利商标代理有限责任公司
- 代理商 周国城
- 主分类号: H03M13/11
- IPC分类号: H03M13/11
摘要:
本发明公开了一种基于存储器折叠架构优化的低功耗LDPC译码器,包括输入缓存、输出缓存、校验节点运算单元、变量节点运算单元、存储单元、地址产生单元、控制单元以及互联网络。本发明提供的基于存储器折叠架构优化的低功耗LDPC译码器,基于部分并行译码结构,并充分利用译码过程中存储器的读写规律,存储器单元的设计采用一种折叠架构方法,成倍降低存储器的读写操作次数,从而可大幅度的降低译码器的功耗。该存储器架构方法,不改变具体的LDPC译码算法,完全不影响误码性能和电路时序,因此可以适用于不同类型和不同标准的LDPC译码器,包含规则和非规则类型的。
公开/授权文献
- CN102201817A 基于存储器折叠架构优化的低功耗LDPC译码器 公开/授权日:2011-09-28