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公开(公告)号：CN118841400A
公开(公告)日：2024-10-25
申请号：CN202410839070.X
申请日：2024-06-26
申请人： 锐立平芯微电子(广州)有限责任公司
IPC分类号： H01L23/544 , H01L21/66 , H01L29/78
摘要： 本申请涉及一种半导体测试结构及其测试方法，包括第一鳍形有源区；第二鳍形有源区，位于第一鳍形有源区的一侧，第一互连结构，与第一鳍形有源区相接触；第二互连结构，位于第一鳍形有源区邻近第一互连结构的一端，与第二鳍形有源区相接触；第三互连结构，与第二鳍形有源区相接触；第一栅极，位于第一鳍形有源区的一端，且位于第一互连结构与第二互连结构之间，并横跨第二鳍形有源区；第二栅极，位于第二互连结构与第三互连结构之间，且横跨第二鳍形有源区。本申请中的半导体测试结构而能够通过对半导体测试结构施加测试电压，快速有效地发现半导体结构中各种布局图形引起的缺陷。
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公开(公告)号：CN118673869A
公开(公告)日：2024-09-20
申请号：CN202411013546.0
申请日：2024-07-26
申请人： 锐立平芯微电子(广州)有限责任公司
IPC分类号： G06F30/392 , G06F30/398
摘要： 本申请公开了一种采用光学临近校正的SRAM存储单元掩膜制作方法及系统，所述SRAM存储单元掩膜制作方法包括：读入所述SRAM存储单元的掩膜图形数据；基于所述掩膜图形数据，确定仿真测试的数据区间；在所述数据区间进行OPC仿真处理，获得多组所述SRAM存储单元的仿真图形数据；判断是否存在适配所需标准图形的仿真图形数据；如果是，基于所述仿真图形数据，控制生产设备制备SRAM存储单元的掩膜。本申请技术方案提供了一种基于OPC仿真的新型SRAM存储单元掩膜的设计方案，可以用于FD‑SOI等领域。
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公开(公告)号：CN113725353B
公开(公告)日：2024-05-03
申请号：CN202111032793.1
申请日：2021-09-03
摘要： 本发明提供了一种MTJ器件及其制作方法以及MRAM，该MTJ器件包括：衬底；设置在所述衬底上的叠层结构，所述叠层结构具有多层依次层叠的功能层；所述叠层结构包括：第一部分MTJ、第二部分MTJ和第三部分MTJ；所述第一部分MTJ中任一所述功能层的延伸方向与所述第三部分MTJ中同一所述功能层的延伸方向平行，且垂直于所述第二部分MTJ中同一所述功能层的延伸方向；所述第一部分MTJ中任一所述功能层与所述第三部分MTJ中同一所述功能层位于所述第二部分MTJ中同一所述功能层的两侧。应用本发明技术方案，在提高集成度的同时，提高了器件存储性能以及可靠性。
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公开(公告)号：CN117712024A
公开(公告)日：2024-03-15
申请号：CN202311793606.0
申请日：2023-12-22
IPC分类号： H01L21/762 , H01L21/84 , H01L27/12
摘要： 本申请公开了一种半导体器件及其制造方法，所述方法包括：提供半导体衬底，半导体衬底包括毗邻的第一区域和第二区域，第一区域和第二区域分别具有第一填充结构和第二填充结构，刻蚀第一区域的半导体衬底，以形成第一填充结构之间的第一凹槽，在第一凹槽内依次填充第一材料和硅，刻蚀第一填充结构和第二填充结构，分别形成第一鳍结构和第二鳍结构，氧化第一材料，形成氧化绝缘层，本申请通过在成本较低的半导体衬底的第一区域和第二区域同时形成鳍式场效应晶体管的鳍结构，在利用半导体衬底同时制造得到基于SOI衬底的鳍式场效应晶体管和基于半导体衬底的鳍式场效应晶体管的基础上，降低了制造成本。
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公开(公告)号：CN117524882A
公开(公告)日：2024-02-06
申请号：CN202311690107.9
申请日：2023-12-08
IPC分类号： H01L21/336 , H01L29/78 , H01L29/06 , H01L27/088 , H01L21/8234
摘要： 本发明涉半导体技术领域,公开了一种半导体器件的制造工艺和半导体器件，通过在硅晶圆顶部的第一区域处从下往上减薄，以及在减薄后的硅晶圆上依次生长外延层和半导体层，可以在本发明的衬底上生长SOI器件，不用只在SOI晶圆上生长SOI器件，降低了SOI器件的生产成本，另外通过本发明的衬底，可以在同一块衬底上生产SOI FinFET和体硅FinFET，实现了SOI FinFET的制程工艺和体硅FinFET的制程工艺的整合。
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公开(公告)号：CN113128114B
公开(公告)日：2023-07-07
申请号：CN202110411630.8
申请日：2021-04-16
IPC分类号： G06F30/27
摘要： 本发明涉及半导体技术领域,公开了一种半导体器件的SSTA模型优化方法，包括以下步骤：S1：向SSTA输入电晶体上的环形振荡器的路径延迟与其空间位置的假想关系曲线；S2：通过贝叶斯算法对电晶体上的环形振荡器的路径延迟进行学习；S3：使用SSTA对步骤S2中的学习结果进行分析，获取环形振荡器的路径延迟和其空间位置的实际关系曲线；在实际使用时，通过本发明可以对半导体器件制造的关键工艺参数进行排序，来筛选出重要的制程变异参，通过对重要的制程变异参数进行工艺制造过程改善或者材料改善，达到改善工艺良率和高频率MOSFET Amplifier效能提升。
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公开(公告)号：CN116313801A
公开(公告)日：2023-06-23
申请号：CN202211571513.9
申请日：2022-12-08
IPC分类号： H01L21/336 , H01L21/02 , H01L29/78
摘要： 本发明涉及FinFET的制造技术领域,公开了一种FinFET及Fin‑SOI的制造方法，包括以下步骤：S1：在晶圆上制作FinFET的鳍；S2：使用清洗溶液对FinFET进行清洗，增加FinFET的鳍的表面的疏水性，在实际使用时通过增加Fin表面的疏水性，可以降低Fin在干燥工艺中的干燥试剂的表面张力，进而解决FinFET的Fin在干燥工艺中的出现接合缺陷的问题。
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公开(公告)号：CN115951555A
公开(公告)日：2023-04-11
申请号：CN202310056099.6
申请日：2023-01-18
摘要： 本申请涉及半导体光刻工艺领域，特别是涉及一种图形边界缺陷处理方法包括：获取待处理图形，待处理图形包括器件单元图形及背面图形，器件单元图形内及至少部分背面图形内具有Sbar标记；选取具有Sbar标记的背面图形及与选取的背面图形临接的器件单元图形；选取的背面图形及器件单元图形位于相邻的不同图层；将选取的背面图形提至与选取的器件单元图形位于同一图层，以得到待修正图形；自所述待修正图形中筛选出与设计规则相违背的Sbar标记并进行修正。本方法可有效检查出全耗尽型绝缘体上硅FDSOI因背面层次结构引起的缺陷，在光罩制作之前就把问题解决，从而节省开发资源与时间。避免了层次结构错误而检查不出来造成晶圆上的缺陷。
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公开(公告)号：CN115910930A
公开(公告)日：2023-04-04
申请号：CN202211630796.X
申请日：2022-12-19
IPC分类号： H01L21/8238 , H01L27/092
摘要： 本发明提供了一种半导体器件的制作方法及集成电路的制作方法，包括：提供RF‑SOI衬底；在RF‑SOI衬底上形成功能部件；在工艺温度为400‑500℃条件下，在功能部件背离RF‑SOI衬底一侧形成SAB层；在工艺温度范围为600‑700℃条件下进行热处理；在功能部件背离RF‑SOI衬底一侧、且未被SAB层覆盖的至少部分区域形成金属硅化物层。通过在工艺温度范围为600‑700℃条件下，对制备中的半导体器件进行热处理，能够消除RF‑SOI衬底出现的热施体缺陷，避免RF‑SOI衬底由于热施体缺陷而造成的半导体类型反转、硅电阻降低等问题的出现，保证采用RF‑SOI衬底制备的半导体器件及集成电路的性能高。
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公开(公告)号：CN115832020A
公开(公告)日：2023-03-21
申请号：CN202211448320.4
申请日：2022-11-18
IPC分类号： H01L29/40 , H01L29/423 , H01L21/762
摘要： 本申请提供了一种半导体器件的制作方法，该方法包括：首先，提供第一基底以及第二基底，第二基底包括第二衬底层，第一基底包括依次层叠的第一衬底层、第一预备顶层硅层以及埋氧层，第一基底还包括沟槽，沟槽从埋氧层贯穿至第一预备顶层硅层中；然后，以埋氧层以及第二衬底层作为键合界面，对第一基底以及第二基底进行键合，并去除第一衬底层，得到初始半导体器件；最后，采用GAA技术处理初始半导体器件，得到最终半导体器件。沟槽从埋氧层贯穿至第一预备顶层硅层中，且在键合之前可以控制沟槽的位置以及形状，保证了可以在形成GAA结构之前获得形貌规则的第一沟槽，保证了采用GAA技术处理后得到的最终半导体器件的可靠性以及性能较高。
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