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公开(公告)号：CN112787963B
公开(公告)日：2022-09-20
申请号：CN202011572418.1
申请日：2020-12-25
申请人： 中国科学院微电子研究所
IPC分类号： H04L25/03
摘要： 本发明公开了一种应用于滤波器的自适应判决反馈均衡信号处理方法，包括对输入信号进行均衡运算得到衰减信号；根据预设反馈阶数和预设反馈系数对衰减信号采样得到误差信号和数据采样信号；对误差信号和数据采样信号串并转化得到并行数据m位误差信号和m位数据采样信号；对m位误差信号计数统计，根据计数统计结果调整预设反馈阶数，并重复上述调整操作至预设反馈阶数恒定；获取滤波器对衰减信号的响应和期望值，对响应和期望值做差得到误差值，根据误差值调整预设反馈系数，并重新采样，重复上述调整操作至误差值至收敛；输出恒定后的预设反馈阶数及误差值收敛后的预设反馈系数。本发明还公开了一种自适应判决反馈均衡信号处理装置及系统。
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公开(公告)号：CN112104044B
公开(公告)日：2021-12-24
申请号：CN202011005068.0
申请日：2020-09-22
申请人： 中国科学院微电子研究所
IPC分类号： H02J7/00
摘要： 本公开提供了一种应用于快速充电接口中的片外高压隔离电路包括：第一电压信号输出电路、第二电压信号输出电路、所述第二电压信号输出电路的关断电路、电荷吸收电路；其中，所述第一电压信号输出电路，包括：第一晶体管M1，第二电压信号输出电路，包括：第二晶体管M2、第三晶体管M3及电阻R1，第二电压信号输出电路的所述关断电路，包括：第四晶体管M4，电荷吸收电路，包括：第五晶体管M5，本发明能有效避免因充电线受损而短路导致的芯片内部核心电路器件的损坏。
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公开(公告)号：CN112787963A
公开(公告)日：2021-05-11
申请号：CN202011572418.1
申请日：2020-12-25
申请人： 中国科学院微电子研究所
IPC分类号： H04L25/03
摘要： 本发明公开了一种应用于滤波器的自适应判决反馈均衡信号处理方法，包括对输入信号进行均衡运算得到衰减信号；根据预设反馈阶数和预设反馈系数对衰减信号采样得到误差信号和数据采样信号；对误差信号和数据采样信号串并转化得到并行数据m位误差信号和m位数据采样信号；对m位误差信号计数统计，根据计数统计结果调整预设反馈阶数，并重复上述调整操作至预设反馈阶数恒定；获取滤波器对衰减信号的响应和期望值，对响应和期望值做差得到误差值，根据误差值调整预设反馈系数，并重新采样，重复上述调整操作至误差值至收敛；输出恒定后的预设反馈阶数及误差值收敛后的预设反馈系数。本发明还公开了一种自适应判决反馈均衡信号处理装置及系统。
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公开(公告)号：CN112202426A
公开(公告)日：2021-01-08
申请号：CN202011114656.8
申请日：2020-10-16
申请人： 中国科学院微电子研究所
摘要： 一种相位插值器，包括电流可控的尾电流管、时钟边沿斜率与幅度控制单元和插值相位产生单元，其中，电流可控的尾电流管，用于产生随锁相环时钟频率变化趋势相同的电流并提供给所述时钟的边沿斜率与幅度控制单元；时钟边沿斜率与幅度控制单元，用于根据偏置电流值动态调整时钟信号的边沿斜率和幅度；插值相位产生单元，输入信号来源于所述时钟边沿斜率与幅度控制单元，用于产生并输出最终的插值相位。本发明提供了一种应用于多速率的高线性度的相位插值器，通过将低速时钟的陡峭时钟边沿转化得平缓，同时可将高速时钟的平缓时钟边沿转化得陡峭，从而实现多速率的高线性度的相位插值功能。
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公开(公告)号：CN106649158B
公开(公告)日：2020-10-16
申请号：CN201611234220.6
申请日：2016-12-27
申请人： 中国科学院微电子研究所
摘要： 一种通过I2C接口读写内部寄存器堆的装置及方法，该装置包括：I2C主机，向I2C从机和读写使能控制单元发送信号并读取I2C从机中的数据；I2C从机，包括第一I2C读写寄存器、第二I2C读写寄存器和I2C只读寄存器，分别存储写ID和写数据、读ID及读数据；读写操作单元，对内部寄存器堆进行读写操作；读写使能控制单元，根据I2C主机的发送信号产生读写使能信号并置1来控制读写操作单元，当写使能信号为1时进行写操作；当读使能信号为1时进行读操作并将读数据反馈至I2C只读寄存器。本发明的装置及方法在不额外增加外部接口开销和内部存储电路消耗的前提下，实现了对芯片内部寄存器堆的读写，对可测试性设计有重要意义。
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公开(公告)号：CN106951385B
公开(公告)日：2019-09-24
申请号：CN201710166006.X
申请日：2017-03-20
申请人： 中国科学院微电子研究所
摘要： 本发明提供了一种基于电容充放电结构的串行PWM信号解码电路，包括：时序逻辑产生电路，输入端接收PWM差分信号，并产生时序逻辑信号；至少两个电容充放电解码模块，输入端分别与时序逻辑产生电路的输出端连接，根据时序逻辑信号进行充放电；解码过程中电容充放电解码模块的充放电电容在充放电之前的电压为共模电压VCM，在充放电结束后充放电节点的电压为VC，通过判断二者的电压差极性识别PWM信号从而解码。本发明还提供了一种基于电容充放电结构的串行PWM信号解码方法。本发明结构简单，无需同步码流，避免了复杂的CDR及过采样结构的使用，实现了不同速率下的PWM信号解码，提高了信号传输效率降低了功耗。
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公开(公告)号：CN106788300A
公开(公告)日：2017-05-31
申请号：CN201611151300.5
申请日：2016-12-14
申请人： 中国科学院微电子研究所
摘要： 本发明提供了一种用于高速串行接口中自动恒定差分信号幅值的系统，用于恒定系统外接的均衡器的输入信号幅值，确保均衡器的均衡效果，提高接收信号的完整性。所述系统包括：可变增益放大器，用于接收原始差分信号和增益控制电路输出的控制信号，对原始差分信号进行增益处理，将增益处理后的差分信号输出至系统外接的均衡器；幅值检测电路，用于提取增益处理后的差分信号的幅值，并将幅值转化为电压信号；电压比较器，用于比较所述电压信号与参考电压，输出比较结果；增益控制电路，用于根据所述比较结果确定控制码，并将控制码作为控制信号输出至可变增益放大器。
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公开(公告)号：CN105389229A
公开(公告)日：2016-03-09
申请号：CN201510717615.0
申请日：2015-10-29
申请人： 中国科学院微电子研究所
CPC分类号： Y02D10/14 , Y02D10/151 , G06F11/1004 , G06F13/4282
摘要： 一种适用于64位总线位宽的CRC校验电路及校验方法，可以针对16位、32位、48位和64位几种对齐格式的事务包数据，仅通过16位和64位两种并行CRC校验器，加延迟判断和按位取反等效逻辑的结构，来实现消减CRC-16校验器个数的目的。本发明的CRC-16校验电路能够在满足不同包尺寸和不同包格式的事务包校验的同时，在面积、功耗和速度上都有明显的改善。
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公开(公告)号：CN105207660A
公开(公告)日：2015-12-30
申请号：CN201510580691.1
申请日：2015-09-11
申请人： 中国科学院微电子研究所
IPC分类号： H03K19/0175 , H03F3/45
CPC分类号： H03F3/45237
摘要： 本发明提供了一种差模反馈电路，包括：发送器主体电路，包括：第三、第四、第五PMOS管，第三、第四NMOS管，以及由第一、第二PMOS开关管、第一、第二NMOS开关管和第一、第二负载电阻组成的互补桥式开关管；差模取样电路，包括：第九、第十、第十一PMOS电流镜管、第一运算放大器、第一、第二电阻；反馈电路，包括：第五、第六、第七、第八NMOS电流镜管，第六、第七、第八PMOS电流镜管以及第二运算放大器。本发明能解决MLVD发送器的负载阻抗受总线阻抗影响差分输出幅度不稳定问题。本发明的电路结构简单、实现容易，可提高发送器在总线应用中阻抗变化的适应能力，并且能减小输出信号的过冲。
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公开(公告)号：CN102739261B
公开(公告)日：2015-10-28
申请号：CN201110087983.3
申请日：2011-04-08
申请人： 中国科学院微电子研究所
IPC分类号： H03M13/41
摘要： 本发明公开了一种多相加比选前向回溯Viterbi译码器包括分支度量单元、多相加比选单元、路径度量存储单元及前向回溯幸存路径存储单元；所述分支度量单元从接收到的信道符号中计算分支度量值；根据本发明提供的用于WLAN MIMO-OFDM系统多相加比选前向回溯Viterbi译码器，通过增加少量减法器和选择器来实现加比选按照奇数和偶数状态多相处理，减少近40%运算逻辑。另外将RE法思想引入到回溯算法中，采用前向回溯处理方式减小了译码延时，并减少存储器块的个数和读写存储器次数，与传统后向回溯比，可减小25%的译码延时。
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