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公开(公告)号：CN107077439A
公开(公告)日：2017-08-18
申请号：CN201580057170.6
申请日：2015-06-09
申请人： 赛灵思公司
IPC分类号： G06F13/16 , G11C11/4076
CPC分类号： G11C11/4063 , G06F13/1689 , G11C11/4076 , Y02D10/14
摘要： 在一个示例中，存储器控制装置(104)包括输出电路(310)、输出延迟单元(312)和写入均衡控制器(302)。所述输出电路被耦接以向具有多个列的同步动态随机存取存储器(SDRAM)系统(106)提供包括数据信号或数据选通信号的输出信号。所述输出延迟单元被耦接以将输出延迟应用于待发送比特流，以生成所述输出信号。所述输出延迟包括去偏斜延迟和写入均衡延迟的集合。所述写入均衡延迟控制器被耦接以：基于所述多个列中被选择的列，为多个写入作业中的针对SDRAM系统的每个写入作业调整所述写入均衡延迟。所述去偏斜延迟横跨用于所述多个写入作业中的每一个的所述多个列均是相同的。
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公开(公告)号：CN107077449B
公开(公告)日：2019-03-15
申请号：CN201580060161.2
申请日：2015-06-23
申请人： 赛灵思公司
摘要： 本申请涉及一种用于耦接源同步接口的控制设备和方法，所述源同步接口具有数据总线和源时钟。在一个例子中，控制设备(104)包括数据路径(322)、时钟路径(324)、多路复用电路(315)和校准单元(302)。数据路径包括数据延时单元(310)，其被耦接到采样电路(319)的数据输入。时钟路径包括时钟延时单元(312)，其被耦接到采样电路的时钟输入。多路复用电路选择地将参考时钟或数据总线耦接到数据延时单元的输入，以及选择地将参考时钟或源时钟耦接到时钟延时单元的输入。校准单元被耦接到采样电路的数据输出。校准单元用来根据采样电路的数据输出调节数据延时单元和时钟延时单元的延时值，以确定和保持数据路径与时钟路径之间的相对延时(图3)。
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公开(公告)号：CN107077449A
公开(公告)日：2017-08-18
申请号：CN201580060161.2
申请日：2015-06-23
申请人： 赛灵思公司
CPC分类号： G11C7/222 , G06F13/4243 , G11C11/005 , H03K5/14
摘要： 在一个例子中，控制设备(104)包括数据路径(322)、时钟路径(324)、多路复用电路(315)和校准单元(302)。数据路径包括数据延时单元(310)，其被耦接到采样电路(319)的数据输入。时钟路径包括时钟延时单元(312)，其被耦接到采样电路的时钟输入。多路复用电路选择地将参考时钟或数据总线耦接到数据延时单元的输入，以及选择地将参考时钟或源时钟耦接到时钟延时单元的输入。校准单元被耦接到采样电路的数据输出。校准单元用来根据采样电路的数据输出调节数据延时单元和时钟延时单元的延时值，以确定和保持数据路径与时钟路径之间的相对延时(图3)。
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公开(公告)号：CN108717401A
公开(公告)日：2018-10-30
申请号：CN201810293392.3
申请日：2018-04-03
申请人： 赛灵思公司
CPC分类号： H03K5/06 , G11C7/1084 , G11C7/1093 , G11C11/4093 , G11C2207/2254 , H03K2005/00019 , H04L7/0008 , H04L7/0037 , H04L25/14 , G06F13/4243 , G06F1/12
摘要： 校准源同步系统的示例方法包括：执行源同步接收器的初始校准以确定初始选通延时和初始数据延时，其中所述源同步接收器用于接收数据信号和选通；设置选通延时电路和数据延时电路，所述选通延时电路延时所述选通以具有所述初始选通延时，所述数据延时电路延时所述数据信号以具有所述初始数据延时；在第一时间测量所述数据信号的第一数据眼边限；基于所述第一数据眼边限为所述数据信号计算度量；在第二时间测量所述数据信号的第二数据眼边限；以及基于所述第二数据眼边限和所述度量更新所述数据延时电路和所述选通延时电路。
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公开(公告)号：CN108717401B
公开(公告)日：2023-09-26
申请号：CN201810293392.3
申请日：2018-04-03
申请人： 赛灵思公司
摘要： 校准源同步系统的示例方法包括：执行源同步接收器的初始校准以确定初始选通延时和初始数据延时，其中所述源同步接收器用于接收数据信号和选通；设置选通延时电路和数据延时电路，所述选通延时电路延时所述选通以具有所述初始选通延时，所述数据延时电路延时所述数据信号以具有所述初始数据延时；在第一时间测量所述数据信号的第一数据眼边限；基于所述第一数据眼边限为所述数据信号计算度量；在第二时间测量所述数据信号的第二数据眼边限；以及基于所述第二数据眼边限和所述度量更新所述数据延时电路和所述选通延时电路。
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公开(公告)号：CN107077439B
公开(公告)日：2018-09-14
申请号：CN201580057170.6
申请日：2015-06-09
申请人： 赛灵思公司
IPC分类号： G06F13/16 , G11C11/4076
摘要： 在一个示例中，存储器控制装置(104)包括输出电路(310)、输出延迟单元(312)和写入均衡控制器(302)。所述输出电路被耦接以向具有多个列的同步动态随机存取存储器(SDRAM)系统(106)提供包括数据信号或数据选通信号的输出信号。所述输出延迟单元被耦接以将输出延迟应用于待发送比特流，以生成所述输出信号。所述输出延迟包括去偏斜延迟和写入均衡延迟的集合。所述写入均衡延迟控制器被耦接以：基于所述多个列中被选择的列，为多个写入作业中的针对SDRAM系统的每个写入作业调整所述写入均衡延迟。所述去偏斜延迟横跨用于所述多个写入作业中的每一个的所述多个列均是相同的。
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