公开(公告)号：CN108962305A

公开(公告)日：2018-12-07

申请号：CN201810163846.5

申请日：2018-02-27

申请人： 爱思开海力士有限公司

发明人： 高仁成

IPC分类号： G11C7/10

CPC分类号： G11C7/1093 ,  G11C7/1084 ,  G11C7/1087 ,  G11C7/109 ,  G11C7/222 ,  G11C2207/107 ,  G11C2207/2272 ,  G11C7/1051 ,  G11C7/106 ,  G11C7/1078

摘要： 一种半导体器件，包括：信息储存电路，其适用于根据命令来输出操作频率信息；以及数据对齐电路，其包括多个锁存单元，并且适用于通过根据操作频率信息确定多个锁存单元之中的至少一个锁存单元的激活来根据数据选通信号使串行输入的输入数据对齐。

公开(公告)号：CN108717401A

公开(公告)日：2018-10-30

申请号：CN201810293392.3

申请日：2018-04-03

申请人： 赛灵思公司

发明人： R·W·斯旺森 ,  T·J·麦基 ,  Q·张 ,  S·瓦拉

IPC分类号： G06F13/42 ,  G06F1/12

CPC分类号： H03K5/06 ,  G11C7/1084 ,  G11C7/1093 ,  G11C11/4093 ,  G11C2207/2254 ,  H03K2005/00019 ,  H04L7/0008 ,  H04L7/0037 ,  H04L25/14 ,  G06F13/4243 ,  G06F1/12

摘要： 校准源同步系统的示例方法包括：执行源同步接收器的初始校准以确定初始选通延时和初始数据延时，其中所述源同步接收器用于接收数据信号和选通；设置选通延时电路和数据延时电路，所述选通延时电路延时所述选通以具有所述初始选通延时，所述数据延时电路延时所述数据信号以具有所述初始数据延时；在第一时间测量所述数据信号的第一数据眼边限；基于所述第一数据眼边限为所述数据信号计算度量；在第二时间测量所述数据信号的第二数据眼边限；以及基于所述第二数据眼边限和所述度量更新所述数据延时电路和所述选通延时电路。

公开(公告)号：CN108694966A

公开(公告)日：2018-10-23

申请号：CN201810070942.5

申请日：2018-01-24

申请人： 三星电子株式会社

发明人： 李宗勋 ,  赵恩锡 ,  郑羽杓 ,  南尚完 ,  宋仲镐 ,  李在训 ,  洪玧昊

IPC分类号： G11C7/10

CPC分类号： G06F3/061 ,  G06F3/0659 ,  G06F3/0688 ,  G11C7/106 ,  G11C16/0483 ,  G11C16/26 ,  G11C16/32 ,  H01L21/265 ,  H01L27/0207 ,  H01L27/11573 ,  H01L27/11582 ,  G11C7/1057 ,  G11C7/1084

摘要： 非易失性存储器件包括：存储单元阵列区域，其中存储单元竖直地堆叠在衬底上；以及页缓冲器，其中布置了第一页缓冲器和第二页缓冲器。存储单元阵列区域和第一页缓冲器之间的第一距离小于存储单元阵列区域和第二页缓冲器之间的第二距离。第一页缓冲器包括响应于第一控制信号驱动的第一晶体管。第二页缓冲器包括响应于与第一控制信号相对应的第二控制信号驱动的第二晶体管。相对于第一晶体管和第二晶体管的设计约束和工艺约束中的至少一个是不同的。

公开(公告)号：CN108630253A

公开(公告)日：2018-10-09

申请号：CN201710933815.9

申请日：2017-10-10

申请人： 爱思开海力士有限公司

发明人： 金鹤松 ,  朴珉秀

IPC分类号： G11C7/10

CPC分类号： G11C8/18 ,  G11C7/1084 ,  G11C7/222 ,  G11C8/10

摘要： 可以提供一种半导体器件。所述半导体器件可以包括：时段码生成电路，其被配置为生成具有与第一命令或第二命令相对应的逻辑电平组合的时段码。所述半导体器件可以包括码合成电路，其被配置为将时段码与前一合成码相加，来生成合成码。所述半导体器件可以包括缓冲器控制电路，其被配置为将合成码与选择控制码进行比较，来生成用于控制数据选通信号的输入的缓冲器去激活信号。

公开(公告)号：CN105706168B

公开(公告)日：2018-07-03

申请号：CN201480061437.4

申请日：2014-11-13

申请人： 高通股份有限公司

发明人： H-J·罗 ,  D·全

IPC分类号： G11C7/10 ,  G06F13/16

CPC分类号： G06F1/3275 ,  G06F1/32 ,  G06F1/3253 ,  G06F7/764 ,  G11C7/1006 ,  G11C7/1009 ,  G11C7/1057 ,  G11C7/1084 ,  G11C11/4096

摘要： 公开了用于降低存储器I/O功率的系统和方法。一个实施例是一种系统，包括片上系统(SoC)、DRAM存储器设备以及数据掩蔽功率降低模块。所述SoC包括存储器控制器。所述DRAM存储器设备经由多个DQ管脚耦合到所述存储器控制器。所述数据掩蔽功率降低模块包括被配置为在数据掩蔽操作期间将所述DQ管脚驱动到功率节省状态的逻辑单元。

公开(公告)号：CN105469817B

公开(公告)日：2018-06-12

申请号：CN201510843364.0

申请日：2015-11-26

申请人： 上海兆芯集成电路有限公司

发明人： 孙宏全 ,  徐明禄 ,  夏佳佳

IPC分类号： G11C5/14 ,  G11C11/4074 ,  G11C11/4096

CPC分类号： G11C5/147 ,  G11C7/1084

摘要： 一种数据接收芯片耦接外部存储器。外部存储器具有第一输入输出管脚，用以输出第一数据。数据接收芯片包括比较模块以及电压产生模块。比较模块耦接第一输入输出管脚，用以接收第一数据，并将第一数据与第一参考电压作比较，用以识别第一数据的值。电压产生模块用以产生第一参考电压，并包括第一电阻以及第二电阻。第二电阻串联第一电阻。第一及第二电阻对第一操作电压进行分压，用以产生第一参考电压。

公开(公告)号：CN104715786B

公开(公告)日：2018-05-22

申请号：CN201410782165.9

申请日：2014-12-16

申请人： 联发科技股份有限公司

发明人： 陈尚斌 ,  谢博伟

IPC分类号： G11C7/22 ,  G11C7/10

CPC分类号： G11C7/109 ,  G06F13/1689 ,  G11C5/063 ,  G11C7/1057 ,  G11C7/1084 ,  G11C29/022 ,  G11C29/028 ,  H03K19/018557 ,  H04L25/0278 ,  H04L25/0298

摘要： 本发明提供执行电子装置中存储器界面校准的方法以及相关装置。执行电子装置中存储器界面校准的方法应用于电子装置的存储器控制器中，包含有：控制该储器控制器的数字端上的信号以在多个电平之间切换，其中数字端耦接于电子装置的存储器；以及检测该信号，将该信号的逻辑状态校准为与多个电平中的一个电平对应。上述执行电子装置中存储器界面校准的方法以及相关装置能够提高电子装置内部组件的灵活性，并且保证电子装置的性能。

公开(公告)号：CN104956440B

公开(公告)日：2018-05-08

申请号：CN201380057055.X

申请日：2013-11-22

申请人： 英特尔公司

发明人： 詹姆斯·A·麦考尔 ,  库尔吉特·S·贝恩斯

IPC分类号： G11C5/14 ,  G11C7/10

CPC分类号： G06F3/061 ,  G06F3/0659 ,  G06F3/0673 ,  G11C5/147 ,  G11C7/1057 ,  G11C7/1084 ,  G11C29/021 ,  G11C29/028

摘要： 用于存储器设备分别基于不同的相应参考电压电平并发地接收和处理信号的技术和机制。在实施例中，存储器设备的输入/输出（I/O）接口包括分别用于对经由总线的对应信号线接收的相应信号进行处理的接收机电路。响应于一个或多个配置命令，第一接收机电路被配置为基于第一参考电压电平对第一信号进行处理，并且第二接收机电路被配置为基于第二参考电压电平对第二信号进行处理。在另一个实施例中，存储器控制器基于分别与总线的不同的相应信号线相对应的电压摆动特性的评估来向这样的存储器设备发送一个或多个配置命令。

公开(公告)号：CN107888180A

公开(公告)日：2018-04-06

申请号：CN201610867804.0

申请日：2016-09-30

申请人： 扬智科技股份有限公司

发明人： 林裕翔

IPC分类号： H03K19/0175 ,  G06F15/78

CPC分类号： H03H7/38 ,  G11C7/10 ,  G11C7/1057 ,  G11C7/1084 ,  G11C11/4093 ,  G11C2207/2254 ,  H03K19/0005 ,  H03K19/017509 ,  G06F15/7807

摘要： 本发明提出一种系统芯片及其终端阻抗元件的校正方法。系统芯片包括焊垫、第一终端阻抗元件以及校正电路。焊垫耦接至外部的动态随机存取存储器芯片，其中动态随机存取存储器芯片包含经校正终端阻抗元件。第一终端阻抗元件耦接于该焊垫。校正电路耦接至第一终端阻抗元件的控制端，以控制第一终端阻抗元件的阻值。于初始化期间，校正电路利用经校正终端阻抗元件的阻值来校正第一终端阻抗元件的阻值。

公开(公告)号：CN107767901A

公开(公告)日：2018-03-06

申请号：CN201710718768.6

申请日：2017-08-21

申请人： 三星电子株式会社

发明人： 申丞濬 ,  吴台荣

IPC分类号： G11C7/12 ,  G11C8/08 ,  G11C7/04

CPC分类号： G11C7/22 ,  G11C7/04 ,  G11C7/06 ,  G11C7/1051 ,  G11C7/1057 ,  G11C7/1084 ,  G11C7/12 ,  G11C7/18 ,  G11C7/20 ,  G11C8/08 ,  G11C8/10 ,  G11C8/14 ,  G11C29/00 ,  G11C29/025 ,  G11C29/028

摘要： 示例性实施例包括半导体装置及操作和控制半导体装置的方法。所述半导体装置包括：存储器单元阵列，包括连接在多条字线与多条位线之间的多个存储器单元；行解码器，用于接收行地址并选择与行地址对应的字线；列解码器，用于接收列地址并选择与列地址对应的位线；读出放大器，用于读取存储在连接到所选字线和所选位线的存储器单元中的数据；以及数据输出驱动器。所述方法包括：设定用于驱动器控制码的校准码，以控制数据输出驱动器的初始电流强度；并且在用于存储器单元阵列的读取或写入操作期间，改变校准码以改变驱动器控制码。