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    基于三维片内缓存的处理器结构及其制备方法
    1.
    发明公开
    基于三维片内缓存的处理器结构及其制备方法 无效

    公开(公告)号：CN105930300A

    公开(公告)日：2016-09-07

    申请号：CN201610228623.3

    申请日：2016-04-13

    申请人： 中国航天科技集团公司第九研究院第七七一研究所

    发明人： 谢成民 ,  怡磊 ,  单光宝 ,  刘松

    IPC分类号： G06F15/76

    CPC分类号： G06F15/76 ,  G06F2015/765

    摘要： 本发明一种基于三维片内缓存的处理器结构及其制备方法，所述处理器结构包括处理器本体，以及堆叠设置在处理器本体上的三维堆叠缓存；三维堆叠缓存包括译码器，多路选择器，灵敏放大器和三维存储模块；三维存储模块由若干个大小相同的缓存子模块堆叠形成；每层缓存子模块之间通过TSV孔将对应的内部地址线互连，三维存储模块内部地址线中的字线连接译码器，每层缓存子模块内部地址线中的位线分别连接一个多路选择器；所有多路选择器的输出端经TSV孔互连后与灵敏放大器的输入端连接；多路选择器上设置有用于控制其是否工作的使能信号OE；译码器的输入端和灵敏放大器的输出端、以及使能信号OE分别与处理器本体连接。

    可动态构建的计算机系统
    3.
    发明公开
    可动态构建的计算机系统 有权

    公开(公告)号：CN104662515A

    公开(公告)日：2015-05-27

    申请号：CN201380033377.0

    申请日：2013-05-23

    申请人： 罗杰.史密斯

    发明人： 罗杰.史密斯

    IPC分类号： G06F9/46

    CPC分类号： G06F15/825 ,  G06F7/76 ,  G06F11/00 ,  G06F11/1484 ,  G06F11/2002 ,  G06F12/0875 ,  G06F15/76 ,  G06F2015/765 ,  G06F2212/452

    摘要： 一种容错的计算机系统架构，包括两种操作域：处理数据和指令的传统的第一域(DID)，以及包括用于根据包括但不限于数据、算法和保护规则集的“元信息”指导DID的指导器处理器的新颖的第二域(MM域)。术语“指导”(根据在本文以下定义的)是指除了其他之外还应用和使用元信息来执行规则集和/或动态地构建抽象和虚拟化，通过抽象和虚拟化移动DID中的资源以除了其他之外还实现高效和纠错。元指导器处理器通过按特定路线发送信号到以及从硬件和软件实体按特定路线发送信号的容错指导器交换机创建系统和子系统。创建的系统和子系统是可以如执行进程定义地单独或并行工作的不同的子架构和独特的配置。

    一种多应用高效共用FPGA资源的管理系统及方法
    4.
    发明公开
    一种多应用高效共用FPGA资源的管理系统及方法 有权

    公开(公告)号：CN109144722A

    公开(公告)日：2019-01-04

    申请号：CN201810801363.3

    申请日：2018-07-20

    申请人： 上海研鸥信息科技有限公司

    发明人： 赵谦 ,  孙猛

    IPC分类号： G06F9/50 ,  G06F15/76 ,  G06F15/78

    CPC分类号： G06F9/5027 ,  G06F9/5061 ,  G06F15/76 ,  G06F15/7867 ,  G06F2015/763 ,  G06F2015/765 ,  G06F2209/5021

    摘要： 本发明提供的多应用高效共用FPGA资源的管理系统，包括主服务器、编译服务器和从服务器集群，主服务器接收租户的应用电路请求，主服务器根据当前从服务器集群中各个FPGA实例资源的使用状态采用调度算法动态调度、选择目标FPGA实例来实现应用电路；主服务器获取所述比特流配置文件，将比特流配置文件写入目标FPGA实例，并向租户返回实现请求的应用电路的目标FPGA实例的访问信息；从服务器集群包含多个带有FPGA的服务器实例，应用电路被下载到FPGA实例中运行。采用主服务器对从服务集群上的FPGA实例资源进行调度，实现多应用高效共享FPGA资源，达到提高FPGA片上资源利用率、降低FPGA使用成本的目的。

    一种适用于PowerPC处理器的高可靠指令Cache
    5.
    发明公开
    一种适用于PowerPC处理器的高可靠指令Cache 无效

    公开(公告)号：CN106844281A

    公开(公告)日：2017-06-13

    申请号：CN201611045933.8

    申请日：2016-11-22

    申请人： 北京控制工程研究所

    发明人： 吴军 ,  梁洁玫 ,  吴一帆 ,  杨桦 ,  刘波 ,  夏冰冰 ,  高瑛珂 ,  刘鸿瑾 ,  龚健 ,  姜宏 ,  郭兵 ,  许娜

    IPC分类号： G06F15/76

    CPC分类号： G06F15/76 ,  G06F2015/765

    摘要： 一种适用于PowerPC处理器的高可靠指令Cache，包括AXI总线接口单元、指令Cache块缓存器、指令Cache控制器、指令Cache的数据存储体、命中检查器、指令寄存器、指令校验电路、指令校验码读出寄存器、校验码生成逻、校验码缓存器、检验码存储体，克服了现有的Cache不适用于航天、军事、工业控制等工作环境较恶劣领域，容易导致存储数据出现错误的问题，通过指令Cache的检错纠错功能增强了PowerPC处理器在恶劣工作环境的适应性，提高PowerPC处理器的可靠性，通过扩展ECC+Parity校验码数据通路，提高了指令Cache的可靠性，具有较好的使用价值。