公开(公告)号：CN107861892A

公开(公告)日：2018-03-30

申请号：CN201710881680.6

申请日：2017-09-26

申请人： 大唐微电子技术有限公司

发明人： 张家桦 ,  郑荐轩

IPC分类号： G06F12/14 ,  G06F11/10 ,  G06F21/60

CPC分类号： G06F12/1408 ,  G06F11/1064 ,  G06F21/602 ,  G06F2212/1032 ,  G06F2212/1052 ,  G06F2212/1056

摘要： 一种实现数据处理的方法及装置，包括：将写入高速缓存(Cache)的数据以字节为单位进行拆分，获得一个或一个以上待加密单位数据；按照预设的加密算法对拆分获得的各待加密单位数据分别进行加密，以获得加密数据。本发明实施例降低了对写入Cache进行加密处理的复杂度，减少了进行安全性保护的时间代价。

公开(公告)号：CN107807863A

公开(公告)日：2018-03-16

申请号：CN201711020194.1

申请日：2017-10-26

申请人： 郑州云海信息技术有限公司

发明人： 张政

IPC分类号： G06F11/10 ,  G06F11/14 ,  G06F12/16

CPC分类号： G06F11/1064 ,  G06F11/141 ,  G06F11/1448 ,  G06F12/16

摘要： 本发明公开了一种在AC掉电后保护CPU Cache数据的方法，包括：CPLD在接收到AC掉电信息后，向CPU发送数据保护命令；CPU在接收到数据保护命令后，将CPU Cache中的数据刷到非易失存储介质中，以便刷完后进行后续ADR流程。本发明提供的方法在无需更改非易失性存储介质的读写性能的前提下，只需在AC掉电后增加将CPU Cache中的数据刷到非易失性存储介质中的过程，即可在AC掉电后有效保护CPU Cache中的数据，从而实现了既保护CPU Cache中的数据不丢失，又不影响NVDIMM-N或其他非易失性存储介质的读写性能，减小了延迟。本发明还公开了一种在AC掉电后保护CPU Cache数据的系统，同样具有上述有益效果，在此不再赘述。

公开(公告)号：CN107704330A

公开(公告)日：2018-02-16

申请号：CN201710266600.6

申请日：2017-04-21

申请人： 高丽大学校产学协力团

发明人： 金善郁 ,  金熩权 ,  全渽永 ,  崔圭铉 ,  韩永先

IPC分类号： G06F11/07 ,  G06F11/10

CPC分类号： G11C29/76 ,  G11C8/10 ,  G11C29/52 ,  G06F11/0793 ,  G06F11/1064

摘要： 公开了一种具有由单独的虚拟区域管理的多个信息存储表的存储器设备及其控制方法。即，在具有由单独的虚拟区域管理的多个信息存储表的存储器设备中应用故障修复，使得整个信息存储空间被均匀地用于每个区域以通过利用信息存储空间来改善整个系统的性能并使信息存储空间的效率最大化。

公开(公告)号：CN104025027B

公开(公告)日：2017-08-15

申请号：CN201180076095.X

申请日：2011-12-30

申请人： 英特尔公司

发明人： C·B·麦奈瑞

IPC分类号： G06F9/06 ,  G06F9/30 ,  G06F13/14

CPC分类号： G06F15/76 ,  G06F9/3004 ,  G06F9/30047 ,  G06F9/30076 ,  G06F9/30105 ,  G06F9/3824 ,  G06F11/1064 ,  G06F12/0842 ,  G06F12/0846 ,  G06F12/0875 ,  G06F2015/765 ,  G06F2212/452

摘要： 可响应于一个或多个结构访问指令而执行的一方面的一种方法包括将处理器的结构的一部分的状态改变为隔绝状态。在隔绝状态中，处理器的组件不能访问该结构的该部分，但是能够访问该结构的一个或多个其他部分。在该结构的该部分处于隔绝状态时，修改该结构的该部分中的非架构可见数据。在已修改该结构的该部分中的非架构可见数据之后，随后将该结构的该部分的状态从隔绝状态改变为非隔绝状态。还公开了其它方法、装置、系统和指令。

公开(公告)号：CN102934089B

公开(公告)日：2015-04-01

申请号：CN201180029786.4

申请日：2011-06-03

申请人： 微软公司

发明人： T·J·米勒 ,  J·M·卡吉尔 ,  W·R·蒂普顿 ,  S·费尔马

IPC分类号： G06F11/08 ,  G06F9/06

CPC分类号： G06F11/0772 ,  G06F11/004 ,  G06F11/0766 ,  G06F11/1004 ,  G06F11/1064 ,  G06F11/1072 ,  G06F11/1402 ,  G06F11/1435 ,  G06F11/1441 ,  G06F12/0826 ,  G06F12/0828 ,  G06F17/30067 ,  G06F17/30174 ,  G06F2201/82

摘要： 这里所描述主题的各方面涉及针对文件的错误检测。在各方面中，在允许对清理文件的更新之前，向非易失性存储器写入将文件标记为污损的标志。随后，只要需要，该文件就可以被更新。定期地或者在某个其它时间，在针对该文件的所有未完成更新以及与该文件相关联的错误代码被写入存储之后，该文件可以被标记为清洁。在等待未完成更新和错误代码被写入存储的同时，如果接收到更新该文件的另外请求，则在允许该对该文件进行更新的另外请求之前可以将该文件再次标记为污损。写入与该文件相关的清洁标志的请求可以惰怠地完成。

公开(公告)号：CN104025060A

公开(公告)日：2014-09-03

申请号：CN201180075116.6

申请日：2011-09-30

申请人： 英特尔公司

发明人： B.奈尔 ,  R.K.拉马努简 ,  M.P.斯瓦米纳桑 ,  T.托马斯 ,  T.波尔佩迪

IPC分类号： G06F12/08 ,  G06F12/00 ,  G06F11/10 ,  G06F13/14 ,  G06F13/16

CPC分类号： G06F13/1694 ,  G06F9/467 ,  G06F11/1064 ,  G06F12/0238 ,  G06F12/0802 ,  G06F12/0804 ,  G06F12/0811 ,  G06F12/0868 ,  G06F12/0897 ,  G06F13/1668 ,  G06F13/4068 ,  G06F13/42 ,  G06F13/4234 ,  G06F2212/1008 ,  G06F2212/1016 ,  G06F2212/1044 ,  G06F2212/2024 ,  G06F2212/7203 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

摘要： 一种半导体芯片，包括存储器控制器电路，所述存储器控制器电路具有接口电路以耦合到存储器通道。存储器控制器包括第一逻辑电路以在存储器通道上实现第一存储器通道协议。第一存储器通道协议特定于第一易失性系统存储器技术。该接口还包括第二逻辑电路以在存储器通道上实现第二存储器通道协议。第二存储器通道协议特定于第二非易失性系统存储器技术。第二存储器通道协议是事务协议。

公开(公告)号：CN103562885A

公开(公告)日：2014-02-05

申请号：CN201280026417.4

申请日：2012-03-29

申请人： 英特尔公司

发明人： D·S·麦金尼斯 ,  C·S·赫德尔斯顿 ,  R·阿加瓦尔 ,  M·R·津哈马尼

IPC分类号： G06F12/08 ,  G06F13/14 ,  G06F11/10

CPC分类号： G06F12/0893 ,  G06F11/1064 ,  G06F2212/6012 ,  H03M13/033 ,  H03M13/19 ,  H03M13/6527

摘要： 动态随机存取存储器（DRAM）被操作为与处理器核心耦接的高速缓冲存储器。从所述处理器核心向所述DRAM传输作为偶数和奇数比特对的数据块。所述数据块包括N个纠错码（ECC）比特和11*N个数据比特。要将两个或更多个高速缓存行存储在存储器页中，聚合到一起的标记比特位于所述存储器页内。

公开(公告)号：CN102541756A

公开(公告)日：2012-07-04

申请号：CN201110304241.1

申请日：2011-09-29

申请人： 富士通株式会社

发明人： 福田高利

IPC分类号： G06F12/08

CPC分类号： G06F11/1064 ,  G06F12/0804 ,  G06F2212/1032

摘要： 本发明公开了高速缓冲存储器系统。高速缓冲存储器在直写系统中操作，并且当相应数据未被存储在高速缓冲存储器中时，或者仅当虽然存在该数据但是发生错误时，当发生高速缓存未命中时将要执行的操作被执行。随后，指示之前已经发生软错误的比特被设置在高速缓冲存储器中，并且当该比特指示“1”时，如果再次发生错误，则判定已经发生硬件错误，并且在CPU中生成中断。该比特将以比认为发生软错误的频率短足够多的时间间隔被重置。

公开(公告)号：CN102346711A

公开(公告)日：2012-02-08

申请号：CN201010538321.9

申请日：2010-11-03

申请人： 台湾积体电路制造股份有限公司

发明人： 刘祈麟 ,  陈彝梓 ,  邹宗成

IPC分类号： G06F12/02

CPC分类号： G06F12/0875 ,  G06F11/1064 ,  H03M13/098

摘要： 本发明提供一种内存组件以及制造内存的方法。内存组件包含卷标高速缓存阵列；配置以接收地址，并计算与输出前同位性(Pre-Parity)位的前同位性检查单元，其中前同位性位是从地址的所有位计算而得。配置比较器以比较由卷标高速缓存阵列读取的卷标与上述地址，并输出读取命中位。当卷标与地址相同时，读取命中位为真，而当卷标与地址不同时，则读取命中位为否。上述组件还包含简化的同位性检查单元，其是配置以接收并执行操作于前同位性位、读取命中位以及来自于卷标高速缓存阵列的一同位性位之上，借以输出读取同位性位。

公开(公告)号：CN102138129A

公开(公告)日：2011-07-27

申请号：CN200980133741.4

申请日：2009-06-26

申请人： 飞思卡尔半导体公司

发明人： W·C·莫耶

IPC分类号： G06F11/08 ,  G06F13/14 ,  G06F12/00

CPC分类号： G06F12/126 ,  G06F11/1064 ,  G06F12/0848

摘要： 在数据处理系统(10)中，处理电路(30)执行多个数据处理指令。统一高速缓存存储器(21)存储由处理电路处理的数据和指令。统一高速缓存存储器包括多个集，每个集具有多路，每一路具有一个或更多个信息字段。高速缓存存储器控制电路(38)具有控制寄存器(48)，用于控制将所述多路中的每一路分配用于下列中的一个：(1)第一类型的信息(数据)、(2)第二类型的信息(指令)、或者(3)第一类型的信息和第二类型的信息两者。高速缓存存储器控制电路(38)进一步基于控制寄存器指示的分配控制，单独地控制从多个错误检测类型选择用于统一高速缓存存储器的每一路的错误检测类型(奇偶校验，ECC)。