-
公开(公告)号：CN108462620B
公开(公告)日：2020-10-20
申请号：CN201810139172.5
申请日：2018-02-11
Applicant: 北京控制工程研究所
Abstract: 一种吉比特级SpaceWire总线系统，所述系统包括：数据收发模块、数据缓冲模块、SpaceWire协议处理模块、数据处理模块。数据收发模块用于将光收发器的16B/20B编码与并行数据进行格式转换；数据缓冲模块用于异步时钟域的同步和数据缓存；SpaceWire协议处理模块用于总线数据的收发、识别控制代码和数据字符、更新协议状态、发送上行数据和地址、接收下行数据和地址；数据处理模块用于为SpaceWire协议处理模块、外部CPU、外部存储器、外部寄存器提供总线接口，并提供AXI和APB片上总线协议的转换。本发明减少了访存次数和时间，提高总线利用率，满足航天器高速数据传输的要求。
-
公开(公告)号：CN106708730B
公开(公告)日：2019-04-09
申请号：CN201611046321.0
申请日：2016-11-22
Applicant: 北京控制工程研究所
IPC: G06F11/36
Abstract: 一种针对嵌入式实时操作系统形式化验证方法，采用分阶段的思路对嵌入式实时操作系统进行形式化验证，首先按照需求、设计、实现三个阶段进行形式化建模和验证，用具有严格数学定义的语法、语义的语言来描述操作系统，然后建立操作系统的形式化模型，提取待验证的性质，通过数学方法分析及验证形式化模型是否满足期望的性质，通过反复迭代，最终得到满足期望性质的形式化模型。本发明方法与现有技术相比，解决了传统测试方法对无法保证操作系统需求的正确性以及代码和需求一致性的问题，具有较好的使用价值。
-
公开(公告)号：CN107463442A
公开(公告)日：2017-12-12
申请号：CN201710566062.2
申请日：2017-07-12
Applicant: 北京控制工程研究所
IPC: G06F9/50
Abstract: 本发明提出了一种星载多核SoC任务级负载均衡并行调度方法，步骤如下：将多核任务控制块TCB作为节点构建全局任务调度队列；调度器模块初始化时创建4个优先级最低的空闲任务，并加入全局任务调度队列OSTaskRdyList；多核SoC系统的多个处理器核并行运行调度器模块；调度器模块采用自旋锁访问全局任务调度队列OSTaskRdyList，从全局任务调度队列OSTaskRdyList中取得当前优先级最高的任务T1；调度器模块查找空闲的处理器核或者运行最低优先级任务的处理器核，把优先级最高的任务调度到该处理器核上。本发明解决了多任务在多核SoC上均衡分配和并行运行的问题，大幅度提高了多核SoC的计算和处理效率。
-
公开(公告)号：CN104202513B
公开(公告)日：2017-05-31
申请号：CN201410306767.7
申请日：2014-06-30
Applicant: 北京控制工程研究所
IPC: H04N5/232
Abstract: 一种基于FPGA的通用多模式图像预处理方法，步骤如下：处理器设置预处理电路的存图模式，共有原图模式、自适应灰度加权滤波模式和窗口模式三种；原图模式：依据行场信号，将数据顺次存入片外存储器；滤波模式：图像数据进行自适应梯度加权滤波后，仅将像素大于0的有效像元的原始灰度值、滤波灰度值及行、列位置信息进行存储；开窗模式：进行窗口截取处理，每帧图像数据的第一字节为窗口编号，第二字节为行编号，后续字节为像元数据；依据窗口编号和行编号计算该行首个像元存储位置，然后以该地址为首地址存储后续像元数据。本发明提高了图像预处理电路的存储效率，提升了系统处理运算性能。
-
公开(公告)号：CN104268078B
公开(公告)日：2017-03-15
申请号：CN201410492013.5
申请日：2014-09-23
Applicant: 北京控制工程研究所
IPC: G06F11/36
Abstract: 本发明公开了一种基于参数化IP测试用例集合的芯片自动化验证方法，采用传统验证方法加入IP测试用例的测试激励来实现，步骤如下：设计构成芯片的每个IP的测试用例集合；对构成芯片的每个IP的参数进行配置；根据IP在芯片设计时的参数定义配置相应的测试用例集合；基于配置后的测试用例集合对芯片中每个IP进行测试，以验证设计的正确性。本发明实现简单并且大幅减少了针对同一IP重新编写测试用例的开销，提升了基于IP构建的芯片验证的效率。
-
Patent Agency Ranking
公开(公告)号：CN105357147A
公开(公告)日：2016-02-24
申请号：CN201510859856.9
申请日：2015-11-30
Applicant: 北京控制工程研究所
IPC: H04L12/861 , H04L12/863 , H04L12/24 , G06F15/173
Abstract: 一种高速高可靠的片上网络适配单元，包括资源接口模块、DMA控制模块、数据同步模块、网络接口模块；资源接口模块产生接收使能、发送使能，DMA控制模块进行接收使能时，控制数据同步模块、网络接口模块进行数据接收，进行发送使能时，控制数据同步模块、网络接口模块进行数据发送，数据同步模块进行接收使能时允许网络接口模块写入数据并送至接收缓冲区，进行发送使能时允许网络接口模块从发送缓冲区读取数据并发送，网络接口模块进行接收使能时收到网络数据包后送至数据同步模块，进行发送使能时读取数据形成网络数据包发送至片上路由器。本发明解决了异步时钟域间任意长度数据包高速传输的瓶颈问题，提高了系统实时性。
-
公开(公告)号：CN102541623A
公开(公告)日：2012-07-04
申请号：CN201110433239.4
申请日：2011-12-20
Applicant: 北京控制工程研究所
IPC: G06F9/455
Abstract: 一种嵌入式处理器的存储空间模拟方法，提供了嵌入式处理器的存储空间模拟方法。该方法可以模拟嵌入式处理器的完整存储空间，通过采用分页的方式来模拟大容量的完整存储空间，在分页机制下，只模拟程序中真正使用到的那部分存储空间，从而节省了模拟所需的空间开销；本方明针对不同的地址范围，采用静态模拟和动态模拟相结合的混合模拟方法，实现了一种效率高、开销低的大容量存储空间模拟机制。
-
公开(公告)号：CN102053883A
公开(公告)日：2011-05-11
申请号：CN201010611280.1
申请日：2010-12-17
Applicant: 北京控制工程研究所
IPC: G06F11/18
Abstract: 一种三模冗余容错计算机控制周期同步装置，包括单机A、B、C、表决电路以及配置于A、B、C内的控制周期中断管理模块。单机A、B、C将各自的控制周期时钟同时输入到表决电路；表决电路利用其内部的表决单元和线与逻辑对输入的控制周期进行三选二表决，产生统一的控制周期时钟；单机A、B、C利用统一的控制周期时钟响应控制周期中断；控制周期中断管理模块在控制周期中断开始后关闭控制周期中断，并在经过一定延时候重新开启单机A、B、C的控制周期中断。本发明利用简单的电路设计方案，三模冗余容错计算机的高可靠性的控制周期同步控制，能容忍所有的单重故障模式，包括常0或常1故障，以及时钟漂移故障(包括高频振荡和频率变慢)。
-
公开(公告)号：CN114840257B
公开(公告)日：2024-10-25
申请号：CN202210301072.4
申请日：2022-03-24
Applicant: 北京控制工程研究所
Abstract: 一种可编程归一化协处理器数据处理系统及方法，该方法设计了一种通用数据处理架构，降低逻辑资源占用，提高数据处理速度，减少软件计算量，将复杂、多种类的数据处理归一化，该方法高效、灵活且具有普适性。已经成功应用于星载新一代微型静态红外地球敏感器研制。
-
公开(公告)号：CN105141291B
公开(公告)日：2018-02-09
申请号：CN201510346149.X
申请日：2015-06-19
Applicant: 北京控制工程研究所
IPC: H03K3/02
Abstract: 一种基于单相位时钟的抗辐射触发器电路结构，包括时钟生成模块、数据滤波模块、第一单相位时钟基本触发器模块、第二单相位时钟基本触发器模块、第三单相位时钟基本触发器模块、第一DICE加固模块、第二DICE加固模块、第三DICE加固模块、第一C单元模块、第二C单元模块、第三C单元模块和选举模块。本发明触发器电路结构采用单相时钟技术，与现有的触发器技术相比，不仅节省了面积开销并降低功耗，而且避免了主从结构触发器中的时序冗余，提升触发器的时序性能，另外本发明触发器电路结构采用混合DICE+TMR结构，提高了触发器的触发脉冲，增强了抗单粒子翻转和单粒子脉冲的能力。
-
-
-
-
-
-
-
-
-
Search Results
56
records
(took 0.026 seconds)
