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公开(公告)号：CN1615579A
公开(公告)日：2005-05-11
申请号：CN02827445.8
申请日：2002-11-26
Applicant: 三菱电机株式会社
Inventor： 飞田洋一
CPC classification number: H03F3/26 , H03F3/30 , H03F3/4521 , H03F3/45762 , H03F2203/45648
Abstract: 本发明的驱动电路(1)包括：被连接在电源电位(VDD)的线和输出节点(N2)之间的第1N型晶体管(10)；被连接在电源电位(VDD)的线和第1N型晶体管(10)的栅极之间的P型晶体管(8)；在第1N型晶体管(10)的栅极和规定的节点(N9)之间连接成二极管的第2N型晶体管(9)；使规定的节点(9)的电位(VM)与输入电位(VI)一致那样地控制P型晶体管(8)的栅极电位的差动放大电路(2)。
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公开(公告)号：CN1612199A
公开(公告)日：2005-05-04
申请号：CN200410068693.4
申请日：2004-09-02
Applicant: 三菱电机株式会社
Inventor： 飞田洋一
CPC classification number: G09G3/3688 , G09G3/3208 , G09G2310/027 , H01L27/1214 , H01L27/1255 , H01L27/127 , H03M1/76
Abstract: 本发明提出一种包括用于灰度等级显示的解码电路的显示装置，其中的解码电路(70)包括分别对应于灰度等级电压(V1～V64)的解码路径(DP(1)～DP(64))。各解码路径具有分别对应于显示信号位(D0～D5)的串联连接的解码晶体管。在所选的解码路径中，串联连接的解码晶体管全部导通，而向解码电路的输出节点传送对应的灰度等级电压。各解码晶体管的栅极与分别传送对应的显示信号位及其反信号的第一和第二信号线(SL和ZSL)的一个信号线相连。不与栅极相连的另一个信号线进行配置，使得在与该解码晶体管的源极或栅极电连接的节点之间形成与栅极电容相同的寄生电容。由此，可以不增大电路面积，提高解码电路的抗噪声性。
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公开(公告)号：CN1551236A
公开(公告)日：2004-12-01
申请号：CN200410044650.2
申请日：2004-05-19
Applicant: 三菱电机株式会社
Inventor： 飞田洋一
IPC: G11C11/4074
CPC classification number: G11C11/4074 , G11C5/14 , H01L27/0214
Abstract: 本发明的电压发生电路在基准电压节点(GG)和第1节点(ND1)之间配置第1晶体管(PQ1)，使其栅极与第2节点(ND2)连接。在第2节点和基准电压节点之间配置第2晶体管(PQ2)，使其栅极与第1节点连接。分别经由接收第1以及第2控制信号(φP、φCP)的电容元件(C1、C2)向第1以及第2节点提供电荷。进而，在第2节点和输出节点之间配置第3晶体管(NQ1)，使其栅极节点(ND3)经由第3电容元件(C3)与第3控制信号(φCT)联结。另外，在该输出节点和第3晶体管的栅极节点之间连接第4晶体管(NQ2)，使其栅极与第2节点连接。从而不产生无效电流地高效率使用电荷，以低消耗电力发生所希望电平的内部电压。
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公开(公告)号：CN1178191C
公开(公告)日：2004-12-01
申请号：CN02118878.5
申请日：2002-04-30
Applicant: 三菱电机株式会社
CPC classification number: G09G3/006 , G09G3/20 , G09G3/3208 , G09G3/3233 , G09G3/3618 , G09G3/3648 , G09G3/3677 , G09G3/3688 , G09G2300/0842 , G09G2310/0213 , G09G2310/0248 , G09G2310/08 , G09G2330/022
Abstract: 提供一种显示装置。对与在显示像素阵列(1)内配置的像素(PX)的列对应地配置的数据线(DL，DR)配置互补信号线(CL，CR)。在刷新模式时，将此像素的数据读出到互补信号线CL及CR，由读出放大器(SA)进行差分放大，并将此差分放大的数据写入到原来的像素。在内部进行刷新，无需重写在外部存储器上准备刷新用的数据，可降低数据保持的功率消耗。
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Patent Agency Ranking
公开(公告)号：CN1153222C
公开(公告)日：2004-06-09
申请号：CN97102674.2
申请日：1997-02-27
Applicant: 三菱电机株式会社
Inventor： 飞田洋一
IPC: G11C11/403
CPC classification number: G11C5/146 , G11C11/4074
Abstract: 在数据保持方式下，存储单元阵列(100)中基片区的电位 被固定在与正常方式下的相同的电平，并且使加到外围电路的基片区的偏压的绝对值大于正常工作方式下的对应值。当工作方式改变时，存储单元晶体管基片电位不变，因此存储单元的存储节点上的电位不变，从而可靠地保持存储数据。外围电路中MOS晶体管的阈电压的绝对值加大，并且子阈值电流减小。在半导体存储器的数据保持方式下，在不对存储数据产生有害影响的情况下减小了电流消耗。
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公开(公告)号：CN1440120A
公开(公告)日：2003-09-03
申请号：CN03106033.1
申请日：2003-02-20
Applicant: 三菱电机株式会社
Inventor： 飞田洋一
IPC: H03F3/187
CPC classification number: G09G3/3688 , G09G2310/0289 , H03K19/0013 , H03K19/018571
Abstract: 驱动电路(20)具备第1电平移位电路(21)，输出比输入电位(VI)高规定电压(|VTP|+VTN)的电位(V22)；工作电路(30)，向输出节点(N30)输出比第1电平移位电路(21)的输出电位(V22)低规定电压(|VTP|+VTN)的电位(VI)；第2电平移位电路(25)，输出比输入电位(VI)低规定电压(|VTP|+VTN)的电位(V27)；非工作电路(33)，向输出节点(N30)输出比第2电平移位电路(25)的输出电位(V27)高规定电压(|VTP|+VTN)的电位(VI)；和电容(29)，连接在第1和第2电平移位电路(21、25)的输出节点(N22、N27)之间。因此，直通电流小。
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公开(公告)号：CN1103950C
公开(公告)日：2003-03-26
申请号：CN96111252.2
申请日：1996-08-30
Applicant: 三菱电机株式会社
Inventor： 飞田洋一
IPC: G05F3/24
CPC classification number: G05F3/242
Abstract: 一种电压发生电路包括：连接在第一电源节点(4a)与输出节点(3)之间并按源输出器模式工作的第一MOS晶体管(Q5)；连接在该输出节点与第二电源节点(4b)之间并按源输出器模式工作的第二MOS晶体管(Q6)；以及电压发生部分(VGA)，该电压发生部分利用具有大于来自输出节点(3)的电压(VO)的两倍的电平的第三电源节点(5)上的电压，和接收一个比输出节点(3)的电压的测量基准电压更低的电压的第四电源节点(6)上的电压(VBB)。
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公开(公告)号：CN1211108A
公开(公告)日：1999-03-17
申请号：CN98108467.2
申请日：1998-05-15
Applicant: 三菱电机株式会社
Inventor： 飞田洋一
IPC: H03K19/0175
Abstract: 一种半导体集成电路。根据来自在高阻抗的输入部接收基准电压的第一及第二电压发生电路(2、3)的内部电压(VCa、VSa),在输出电路(10)的电源节点(4、7)上生成规定的电压电平的内部电源电压。将稳定电容(15、18)连接在该输出电路的内部电源节点上。由以源跟随器方式工作的MOS晶体管(5、8)决定电源电压,输出电路工作时,通过稳定电容驱动充放电电流,能将被限幅的输出信号可靠地输出到输出节点(9)。
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公开(公告)号：CN1158501A
公开(公告)日：1997-09-03
申请号：CN96119756.0
申请日：1996-12-11
Applicant: 三菱电机株式会社
Inventor： 飞田洋一
IPC: H01L27/04
CPC classification number: G05F1/465 , G05F3/247 , G11C5/145 , G11C5/146 , H03H11/245 , H03K17/063
Abstract: 一种具有可控电位产生电路的中间电位产生电路，包含连接在电源电位结点和接地电位结点间的分压电路，产生在中间电位的电平两侧彼此稍为偏离的第一和第二输出电位；连接在电源电位结点和中间电位输出结点间的N沟MOS晶体管，其栅极接受对应于第一输出电位的电位；连接在中间电位输出结点和接地电位结点之间的P沟MOS晶体管，其栅极接受对应于第二输出电位的电位；以及将二个MOS晶体管的任一个的背栅极连接到其栅极。
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