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公开(公告)号：CN116413586A
公开(公告)日：2023-07-11
申请号：CN202111670510.6
申请日：2021-12-31
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R31/317
Abstract: 本发明提供一种延时测试电路，至少包括环振电路延时测试模块，该模块包括汇流器单元、分路器单元、第一接口单元、N个待测单元及M个第一分频器单元；N个待测单元级联，第一个待测单元的输入端连接汇流器单元的输出端，最后一个待测单元的输出端连接分路器单元的输入端；M个第一分频器单元级联，第一个第一分频器单元的输入端连接分路器单元的一路输出端，最后一个第一分频器单元的输出端连接第一接口单元的输入端；汇流器单元的第一输入端接入第一激励信号，第二输入端连接分路器单元的二路输出端；第一接口单元的输出端产生第一数字电压信号。通过本发明提供的延时测试电路，解决了现有方案无法对超过2个结的传输线进行有效延时测试的问题。
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公开(公告)号：CN114935886B
公开(公告)日：2023-04-28
申请号：CN202210425142.7
申请日：2022-04-21
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种两段式超导时间数字转换器，包括粗量化模块和细量化模块；所述粗量化模块用于根据起始脉冲和终止脉冲进行环路振荡控制，并根据振荡环路输出的振荡脉冲的个数来产生粗量化值；所述细量化模块接收所述振荡脉冲，用于对最后一个所述振荡脉冲与所述终止脉冲之间的时间间隔进行量化来产生细量化值。通过本发明提供的两段式超导时间数字转换器，解决了现有超导TDC难以兼顾高分辨率和高动态范围的问题。
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公开(公告)号：CN111460749B
公开(公告)日：2022-12-06
申请号：CN202010326631.8
申请日：2020-04-23
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/337
Abstract: 本发明提供一种超导数字单元的精细优化方法及电路，包括：1)对待优化的超导数字单元进行全局优化，得到对应的网表、激励信息；2)对超导数字单元中的各指标依次进行分组优化，若优化结果可接受则将优化后的参数更新至网表后进行下一指标的优化，否则直接执行下一指标的优化；3)将最终的优化结果更新至超导数字单元所在电路中，完成固化。本发明将精细优化的流程参数进行了分组考虑，省时且可以更好地收敛，更快地得到最优参数搭配；在得到某个可接受的参数后，无需更改电路图上元器件的参数、导出网表后再进行优化，而是直接在网表中修改该参数后进入下一优化环节，进一步缩减优化单元所消耗的时间，降低在多步操作中有可能带来的错误。
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公开(公告)号：CN115020580A
公开(公告)日：2022-09-06
申请号：CN202210655748.X
申请日：2022-06-10
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种基于π结的磁通存储器件及制备方法。该基于π结的磁通存储器件的制备包括：提供衬底，形成在水平方向上间隔设置的第一类约瑟夫森结与第二类约瑟夫森结，形成隔离层及配线层，配线层的第一配线部与第一类约瑟夫森结顶电极电连接，配线层的第二配线部与第二类约瑟夫森结顶电极电连接，基于第一类约瑟夫森结形成存储环路，基于第二类约瑟夫森结形成读出电路。其中，第一类约瑟夫森结采用铁磁势垒层，由于铁磁材料的强交换作用，在一定的铁磁厚度下可实现π相位的偏移而形成π结，π结代替传统的0结将会产生0.5Φ0的磁通，从而把回滞区拉回到0偏置电流处，降低对电感的需求，缩短器件的尺寸，同时减小偏置电流降低静态功耗。
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公开(公告)号：CN114944839A
公开(公告)日：2022-08-26
申请号：CN202210418870.5
申请日：2022-04-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03K19/195 , G06N10/40
Abstract: 本发明提供一种接口电路，包括：第一约瑟夫森结，第一端连接第一电感的第一端和第二电感的第一端并接入第一偏置电流，第二端接地；第一电感的第二端接入超导时钟信号；第二电感的第二端连接第二约瑟夫森结的第一端；第二约瑟夫森结的第二端连接第三约瑟夫森结的第一端、第三电感的第一端及第四电感的第一端；第三约瑟夫森结的第二端接地；第三电感的第二端接入CMOS数据信号；第四电感的第二端连接第五电感的第一端并接入第二偏置电流；第五电感的第二端产生超导输出信号。通过本发明的接口电路，突破了传统设计，提供一种新的非归零CMOS‑RSFQ接口电路。
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Patent Agency Ranking
公开(公告)号：CN114935886A
公开(公告)日：2022-08-23
申请号：CN202210425142.7
申请日：2022-04-21
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种两段式超导时间数字转换器，包括粗量化模块和细量化模块；所述粗量化模块用于根据起始脉冲和终止脉冲进行环路振荡控制，并根据振荡环路输出的振荡脉冲的个数来产生粗量化值；所述细量化模块接收所述振荡脉冲，用于对最后一个所述振荡脉冲与所述终止脉冲之间的时间间隔进行量化来产生细量化值。通过本发明提供的两段式超导时间数字转换器，解决了现有超导TDC难以兼顾高分辨率和高动态范围的问题。
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公开(公告)号：CN114814423A
公开(公告)日：2022-07-29
申请号：CN202210420508.1
申请日：2022-04-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R31/00
Abstract: 本发明提供一种超导逻辑器件时序参数的测量电路，包括第一输入接口单元、输出接口单元、分路器单元、至少两个第一缓冲器单元、至少一个第二缓冲器单元、至少一个第三缓冲器单元及至少两个第四缓冲器单元；分路器单元的输入端通过级联的至少两个第一缓冲器单元连接至第一输入接口单元，第一输出端通过至少一个第二缓冲器单元连接至待测逻辑器件的数据端，第二输出端通过至少一个第三缓冲器单元连接至待测逻辑器件的时钟端；待测逻辑器件的输出端通过级联的至少两个第四缓冲器单元连接至输出接口单元；其中，第二缓冲器单元和第三缓冲器单元的数量相同。通过本发明提供的测量电路，解决了现有技术中无此种测量电路的问题。
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公开(公告)号：CN114566587A
公开(公告)日：2022-05-31
申请号：CN202210245976.X
申请日：2022-03-09
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种具有NbN SNS约瑟夫森结的超导集成电路及其制备方法，该超导集成电路包括衬底、功能层、第一隔离层、第一配线部、第二配线部、第二隔离层、第一接地材料层及第二接地材料层，其中，衬底包括基底层及缓冲层，功能层位于缓冲层上表面且包括层叠的底电极、结势垒层及顶电极，第一隔离层覆盖缓冲层上表面及功能层显露表面且设有被第一配线部与第二配线部填充的第一接触孔与第二接触孔，第二隔离层覆盖第一隔离层上表面及第一配线部与第二配线部显露表面且设有第一通孔与第二通孔，第一与第二接地材料层分别填充第一通孔及第二通孔。本发明采用较厚的结势垒层，提升了势垒层覆盖率，无需外接并联电阻，提升了电路集成度。
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公开(公告)号：CN111463342B
公开(公告)日：2022-03-25
申请号：CN202010222784.8
申请日：2020-03-26
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本申请提供一种纳米超导量子干涉器件及其制备方法，该纳米超导量子干涉器件包括：自下而上形成于衬底上的第一电极、纳米侧壁结构以及第二电极；其中，纳米侧壁结构包括竖直于所述第一电极和所述第二电极之间的第一侧壁和第二侧壁，所述第一侧壁和所述第二侧壁的两端分别连接所述第一电极和所述第二电极，形成两个并联的纳米桥结。本申请的纳米超导量子干涉器件通过原子在刻蚀过程中的再沉积原理，形成竖直于衬底的纳米侧壁结构，以形成竖直于衬底的超导环，具有尺寸小、可阵列化、可大规模集成等优点。
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公开(公告)号：CN113987993A
公开(公告)日：2022-01-28
申请号：CN202111249698.7
申请日：2021-10-26
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/392 , G06F119/02
Abstract: 本发明公开了一种超导集成电路的功耗分析方法和装置、存储介质和终端，其中方法包括：获取原理图数据和版图数据，基于原理图数据对待分析电路中的耗能器件进行仿真获取耗能器件的功耗数据，并获取所有耗能器件与对应时间功耗的映射关系；基于版图数据对版图进行重建获取重建版图，基于所属单元门的源点坐标和旋转方向分别获取所有耗能器件的绝对坐标；将所有耗能器件与对应时间功耗的映射关系和所有所述耗能器件的绝对坐标进行匹配，获取待分析电路的功耗等高线数据，并对功耗等高线数据进行渲染获取所述待分析电路的功耗分析结果。即本发明方法可用于辅助超导集成原理图、版图设计，优化超导集成电路的功耗设计，提高超导集成电路设计的可靠性。
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