公开(公告)号：CN1124533C

公开(公告)日：2003-10-15

申请号：CN99803338.3

申请日：1999-12-23

申请人： 布尔CP8公司

发明人： 伊万·格里萨斯 ,  克里斯托弗·西格林 ,  米歇尔·乌冈

IPC分类号： G06F1/00

CPC分类号： G07F7/1008 ,  G06F9/3879 ,  G06F21/755 ,  G06F21/77 ,  G06F21/81 ,  G06F2207/7219 ,  G06Q20/341 ,  G07F7/082

摘要： 本发明在于一个智能集成电路。这个智能集成电路的特征在于它具有一个主处理器(1)和一个应用系统、至少一个辅助处理器(2)以及各处理器与一些装置共用的供电电路。主处理器(1)及应用系统执行主程序(P1)，构成实现任务的主处理；辅助处理器能协同地执行至少一个辅助程序(P2)，构成至少一个实现任务的辅助处理；共用的供电电路(6)保证一个或多个有类似能量但运行特征标记不同的辅助处理与主处理协同，用连续或间歇的方式将能量干扰引入供电电路，这个干扰叠加在主处理的能量上，以实现连续的或间歇的干扰。

公开(公告)号：CN1123837C

公开(公告)日：2003-10-08

申请号：CN97116041.4

申请日：1997-08-19

申请人： 三星电子株式会社

发明人： 森甬·P·桑 ,  莫塔兹·A·穆罕默德 ,  利·T·恩格延 ,  朴宪哲

IPC分类号： G06F15/16

CPC分类号： G06F9/4812 ,  G06F9/30036 ,  G06F9/30167 ,  G06F9/3879 ,  G06F9/3887 ,  G06F15/17

摘要： 一种计算机系统，其多处理器结构定义提出执行于第一处理器上的程序通过执行一软件中断指令中断一第二处理器。软件中断指令包括一参数字段，用于传递来自一申请软件中断的程序的信息。该参数与操作码一起存放在一指定用于保持该参数的寄存器中。在一实施例中，通过参数进行信息通信，以指示引起中断，通过参数传递的信息指定在被中断的处理器中将被激活的中断服务例程。

公开(公告)号：CN1317747A

公开(公告)日：2001-10-17

申请号：CN01117849.3

申请日：2001-02-16

申请人： 松下电器产业株式会社

发明人： 木村容子 ,  上田泰志

IPC分类号： G06F13/36

CPC分类号： G06F9/3879

摘要： 本发明提供一种ATAPI指令接收方式。使得CPU能够迅速地对应于没有在数据存取中花费时间的其它处理，另外，不破坏CPU存取时的中间数据。本发明在包括从主机通过ATA总线2接收的公共寄存器存储区域(包括保持指令包的数据FIFO712)711和可能作为CPU72的RAM使用的缓冲存储器712的ATAPI协议控制LSI71进行指令接收时，在从CPU72提供数据存储许可的情况下，在由CPU72指定的缓冲存储器712的存储目的地址中，存储公共寄存器值(包括指令包值)。

公开(公告)号：CN1048564C

公开(公告)日：2000-01-19

申请号：CN92112795.2

申请日：1992-10-31

申请人： A/N股份有限公司

发明人： 杰里米E·桑 ,  本·奇斯 ,  卡尔N·格雷汉姆 ,  彼特R·沃内斯

IPC分类号： G06F17/50 ,  H04N5/14 ,  G11C17/00

CPC分类号： G06T17/00 ,  A63F2300/203 ,  G06F9/3802 ,  G06F9/3814 ,  G06F9/3879 ,  G06T1/20

摘要： 本发明公开了一种全编程图形微处理器，它配置在可与主信息处理系统连接的可拆卸外部存储单元中。在示范性实施例中所描述的电视游戏系统包括主电视游戏系统和内置有图形微处理器的插入式电视游戏卡。该游戏卡还包括ROM和RAM。图形协处理器与配置于游戏卡上的三总线结构结合使用。采用该总线结构的图形处理器可执行来自程序ROM，外部RAM或其本身内部的超高速缓存RAM的程序。全用户可编程图形协处理器具有可有效地实现有关3-D图形的算术运算的指令集，例如包括由专用硬件执行以便将单个像素标绘在主电视游戏系统的字符映像显示中的指令，这按程序员的观点来看，就是：虽然主系统是基于符号的，但通过允许对单个像素编址，建立了“虚拟的”位映像。图形协处理器与主处理器交互作用使得任何时候图形协处理器的16个通用寄存器都可由主处理器存取。

公开(公告)号：CN1211012A

公开(公告)日：1999-03-17

申请号：CN98118581.9

申请日：1998-09-04

申请人： 摩托罗拉公司

发明人： 威廉姆·C·莫耶 ,  约翰·阿兰德斯 ,  杰夫里·W·斯考特

IPC分类号： G06F15/16

CPC分类号： G06F9/3012 ,  G06F9/30116 ,  G06F9/3861 ,  G06F9/3879 ,  G06F9/3881

摘要： 一个处理器(12)向协处理器(14)的接口,它支持多个协处理器(14,16),用于使用编译器生成软件类型函数调用和返回,指令执行,以及可变加载和存储接口指令。在一个双向共享总线(28)上,或是通过寄存器窥探和广播显式地,或者通过函数调用和返回以及可变加载和存储接口指令隐式地,在处理器(12)和协处理器(14)之间移动数据。在断言一个执行信号之前,通过否定一个译码信号,指示已译码的指令删除来提供流水线操作。

公开(公告)号：CN1159629A

公开(公告)日：1997-09-17

申请号：CN95119287.6

申请日：1995-11-15

申请人： 摩托罗拉公司

发明人： 利奥尼德·斯莫伦斯凯 ,  谢·科瓦尔 ,  阿温那·戈伦 ,  大卫·加兰蒂

IPC分类号： G06F15/00 ,  G11C19/00

CPC分类号： G06F5/06 ,  G06F9/3879

摘要： 可调深度/宽度FIFO缓冲器(65)适合可变宽度数据的转移，具有两个独立地受控的写寄存器(73、75)部分，用于转移16或32位字，转移16位字时不浪费缓冲器(65)的寄存器空间。当缓冲器(65)置穿转移16位字时，存储空间加深。当接口16、32位并行数据进，这使缓冲寄存器(72)利用率最大。缓冲器(65)仅从属于主处理器，不能起始数据输出，保持设计简单的和小型。

公开(公告)号：CN107003961B

公开(公告)日：2018-07-31

申请号：CN201580066493.1

申请日：2015-12-02

申请人： 高通股份有限公司

发明人： A·R·阿查里雅

IPC分类号： G06F13/24 ,  G06F9/38

CPC分类号： G06F13/24 ,  G06F9/3808 ,  G06F9/3832 ,  G06F9/3851 ,  G06F9/3863 ,  G06F9/3879 ,  G06F9/461 ,  G06F11/00 ,  G06F12/023 ,  G06F2212/251 ,  G06T1/20

摘要： 种命令处理器可处理命令流,以供至少个处理器执行,包含将与所述命令流中的第组或多个运算相关联的数据存储在跟踪缓冲器中,其中所述第组或多个运算存取存储器中的或多个存储器位置,且其中所述数据包含与所述第组或多个运算相关联的所述或多个存储器位置的内容的指示。所述命令处理器可中断所述命令流的所述处理。所述命令处理器可响应于在所述命令流的所述处理的所述中断之后恢复所述命令流的处理,重放所述命令流的至少部分,包含至少部分地基于存储在所述跟踪缓冲器中的所述数据,来处理所述命令流的第二组或多个运算。

公开(公告)号：CN103999051B

公开(公告)日：2018-07-31

申请号：CN201280061763.6

申请日：2012-12-14

申请人： 超威半导体公司

发明人： 罗伯特·斯科特·哈托格 ,  马克·莱瑟 ,  迈克尔·曼特 ,  雷克斯·麦克拉里 ,  塞巴斯蒂安·努斯鲍姆 ,  菲利普·J·罗杰斯 ,  拉尔夫·克莱·泰勒 ,  托马斯·沃勒

IPC分类号： G06F9/48

CPC分类号： G06F9/3851 ,  G06F9/3879 ,  G06F9/4881 ,  G06T1/20

摘要： 本发明提供了种在加速处理设备内确定优先级的方法。所述加速处理设备包括根据预定标准处理的计算管线队列。基于优先级特征来选择所述队列,并且对选定队列进行处理,直至时间量子流逝或者具有更高优先级的队列变得可供用于处理。

公开(公告)号：CN103885920B

公开(公告)日：2017-03-01

申请号：CN201310628155.5

申请日：2013-11-29

申请人： 国际商业机器公司

发明人： V·H·李 ,  D·D·萨拿 ,  T·N·特来恩

IPC分类号： G06F15/177

CPC分类号： G06F9/4405 ,  G06F9/3877 ,  G06F9/3879 ,  G06F9/4401

摘要： 公开了对用于多处理器系统的初始化的主微处理器的选择。本发明的实施例提供一种用于对多处理器系统中的多个处理器进行初始化的方法，方式为：在多个处理器中的各相应处理器处执行在所述相应处理器上存储的本地初始化代码的至少一部分。在多个处理器中的指定处理器处接收在外部存储器中存储的外部初始化代码，其中多个处理器中的剩余处理器不具有对在外部存储器中存储的外部初始化代码的访问权限。由指定处理器决定向多个处理器中的剩余处理器中的处理器发送外部初始化代码的至少一部分。

公开(公告)号：CN101351770B

公开(公告)日：2012-07-11

申请号：CN200680049831.1

申请日：2006-10-20

申请人： NXP股份有限公司

发明人： 拉亚希·戴内奇 ,  埃马纽埃尔·阿利耶 ,  洛朗·卡佩拉

IPC分类号： G06F9/30

CPC分类号： G06F9/3879 ,  G06F9/30036

摘要： 本发明提供从装置和主装置、包含这些装置的系统和从装置操作方法。电子从装置(6)包括硬件数据打包模块，其包括：可配置多路复用单元(44)，具有与系统总线(8)的线路连接以并行地接收数据字每一位的输入端、与存储器(18)的各个数据写入管脚连接以并行输出要被记录的重排数据字的每一位的输出端、和根据设置结构在所述输入端和所述输出端之间的可重排连接器；格式寄存器(40)，外部主装置(4)可将寄存器的值设置成至少两个不同的值；以及逻辑电路(48)，能够根据寄存器(40)的值对多路复用单元(44)的连接进行设置，获取重排数据字，重排数据字中的至少一个符号的位置与接收到的数据字中符号的位置相比是经过移位的。