公开(公告)号：CN118611593A

公开(公告)日：2024-09-06

申请号：CN202410259305.8

申请日：2024-03-07

申请人： 珠海一微半导体股份有限公司

发明人： 邵要华 ,  赵伟兵 ,  韩怀宇

IPC分类号： H03B5/04 ,  H03K5/22

摘要： 本申请公开基于逐次逼近逻辑的RC振荡器校准电路、芯片及校准系统，RC振荡器校准电路包括逐次逼近逻辑模块、电流阵列、RC振荡器、计数器和模值比较器；RC振荡器用于产生待校准时钟信号；计数器用于外接基准时钟信号，并对基准时钟信号的触发边沿进行计数；模值比较器用于每经过待校准时钟信号的时钟周期，控制计数器的计数值与测试模值区间进行比较，并根据计数器的计数值与测试模值区间之间的大小关系输出比较信号；逐次逼近逻辑模块用于根据所述比较信号，按照逐次逼近逻辑对电流控制码值进行调节，并根据调节后的电流控制码值调节电流阵列输出的电流，直至计数器的计数值落入测试模值区间时，确定所述待校准时钟信号校准完成。

公开(公告)号：CN118394177A

公开(公告)日：2024-07-26

申请号：CN202410562388.8

申请日：2018-11-13

申请人： 美光科技公司

发明人： 王冠 ,  汤强 ,  A·F·Z·加莱姆

IPC分类号： G06F1/10 ,  G11C29/02 ,  H04L25/02 ,  H04L25/06 ,  H03K5/156 ,  G11C7/22 ,  H03K5/22 ,  H04L7/00 ,  G06F1/04 ,  H03K3/017

摘要： 本申请涉及使用时钟信号的DC分量偏移的内部时钟失真校准。本文揭示具有时钟失真校准电路系统的电路装置及系统的若干实施例。在一个实施例中，电路装置包含电路裸片，其具有用于校准时钟信号的时钟失真校准电路系统。所述时钟失真校准电路系统经配置以比较所述时钟信号的第一电压信号的第一工作周期与所述时钟信号的第二电压信号的第二工作周期。基于所述比较，所述时钟失真校准电路系统经配置以调整与所述第一电压信号及所述第二电压信号的相应所述第一工作周期及所述第二工作周期中的至少一者相关联的修整值，以校准所述第一工作周期及所述第二工作周期中的至少一者且消除所述时钟信号传播通过所述电路装置的时钟树时所遇到的工作周期失真。

公开(公告)号：CN118353427A

公开(公告)日：2024-07-16

申请号：CN202410590999.3

申请日：2024-05-13

申请人： 中山大学

发明人： 郭建平 ,  朱俊杰

IPC分类号： H03K5/22 ,  H03K5/153 ,  H03F3/68 ,  H03F3/45

摘要： 本申请公开了一种低行走误差的高速过零比较器及其控制方法，高速过零比较器包括差分放大器模块、五管运算放大器模块、迟滞控制模块和驱动级电路，差分放大器模块的输出端与五管运算放大器模块的输出端连接于第一连接点，第一连接点分别与驱动级电路的输入端和迟滞控制模块的输入端连接，迟滞控制模块的输出端与差分放大器模块的输入端连接。本申请实施例能够在消耗较小的静态功耗条件下，增强比较器对不同摆率和过驱动的输入信号的处理能力，降低在宽输入摆率和过驱动下的传播延时散布，从而降低高速过零比较器的过零点的漂移误差与回踢噪声。本申请可以广泛应用于集成电路技术领域。

公开(公告)号：CN110912540B

公开(公告)日：2024-07-02

申请号：CN201911238497.X

申请日：2019-12-06

申请人： 南京德睿智芯电子科技有限公司

发明人： 黄晶 ,  朱从益 ,  赵莉 ,  只生武

IPC分类号： H03K5/22

摘要： 本发明公开了一种低动态失配的高速预放大锁存比较器，包括：前置预放大器，用于对输入的差分信号进行放大；锁存器，用于对放大的差分信号进行比较；前置预放大器包括差分输入对和有源负载，有源负载采用包括负载管对、负载电容对和负载电阻对的有源电感负载，用于补偿高频输入信号的增益和相位；锁存器包括经由耦合电容进行交叉耦合的第一放大单元和第二放大单元；第一放大单元和第二放大单元之间连接有复位管。本发明提供的高速预放大锁存比较器在没有增加额外功耗的同时，可以有效地降低由于采样路径不同引起的动态失配。此外，锁存器中交叉耦合电容的引入可以减小比较器的静态失调以及提高锁存器的速度。

公开(公告)号：CN114978126B

公开(公告)日：2024-06-07

申请号：CN202110191728.7

申请日：2021-02-20

申请人： 珠海市杰理科技股份有限公司

发明人： 翁建城 ,  罗广君 ,  魏荣臣

IPC分类号： H03K5/22

摘要： 本申请涉及一种电压比较电路及电子设备。电压比较电路，包括比较电路，电平转换电路，以及用于提供第一保护电压和第二保护电压的保护电压生成电路；比较电路包括晶体管PMP1、晶体管PMP2、晶体管PMP3、晶体管NMP1、晶体管NMP2、晶体管PMIN1和晶体管PMIN2；上述电压比较电路，将两个电源直接输入到晶体管PMP1、PMIN1的源极进行比较，其比较电路的电路结构中，所有晶体管的栅氧电压均小于第一保护电压(如3.3V)，不需要进行额外的耐压电路设计，不需要高阻电阻进行分压，从而使得电压比较精度高、速度快和成本低。

公开(公告)号：CN118041320A

公开(公告)日：2024-05-14

申请号：CN202410217829.0

申请日：2024-02-27

申请人： 思瑞浦微电子科技(上海)有限责任公司

发明人： 王佰平

IPC分类号： H03K5/22

摘要： 本发明公开了一种比较电路，包括：比较器、第一滤波单元、第二滤波单元以及切换单元。比较器用于接收输入电压；第一滤波单元用于对参考电压进行滤波；第二滤波单元用于对第二地电压进行滤波；切换单元基于第一地电压与第二地电压之间的电压差控制第一滤波单元与第二滤波单元和第二地电压之间的通断。本发明的比较电路，在第一地电压和第二地电压之间产生电压差时，通过切换单元切换使得第一滤波单元与第二滤波单元连通，通过第二滤波单元对第二地电压进行滤波从而减小了第二地电压波动，以此来大幅抑制由于两个地电压之间的瞬态压差导致的比较器输入失调误差。

公开(公告)号：CN117914289A

公开(公告)日：2024-04-19

申请号：CN202410053355.0

申请日：2024-01-11

申请人： 电子科技大学

发明人： 罗萍 ,  龚正 ,  赵忠 ,  范佳航 ,  黄经纬 ,  辛相文 ,  李成鑫 ,  彭怡然

IPC分类号： H03K5/22 ,  H03K5/19

摘要： 本发明属于集成电路技术领域，具体的说是涉及一种大电流Buck的过零比较器自动校准电路。具体的包括SW采样电路和过零比较器ZCD，SW采样电路输入端连接AGND、SW与基准电压VREF，SW采样电路输出端为6位Trimming信号Trim ，连接过零比较器ZCD的修调端；所述过零比较器ZCD的输入端为PGND，AGND与Trim ，过零比较器ZCD输出端为控制信号ZCD_OUT；SW采样电路通过检测SW电压的大小产生自校准信号Trim ，控制过零比较器ZCD的过零检测精度。其特征在于：本发明所提出的一种用于大电流Buck的过零比较器自动校准电路，无需片外修调即可自适应控制过零检测精度，可广泛应用于大电流DC‑DC同步整流，提高了工作于DCM模式时的电源效率。

公开(公告)号：CN117833870A

公开(公告)日：2024-04-05

申请号：CN202310588280.1

申请日：2023-05-23

申请人： 原相科技股份有限公司

发明人： 阮宝荣

IPC分类号： H03K3/02 ,  H03K5/22 ,  H03K19/0175 ,  H03H1/02 ,  H03M1/12

摘要： 本发明公开了一种时钟产生电路以及图像传感器。该时钟产生电路包括：第一RC电路，包括第一电容，该第一RC电路耦接第一预定电压准位以及第二电压准位；第一开关，耦接该第一RC电路；第二RC电路，包括第二电容，该第二RC电路耦接该第一开关；第二开关，耦接该第二RC电路；比较器：以及逻辑电路。比较器，包括：第一输入端，耦接该第二RC电路以及该第二开关；第二输入端，用以接收参考电压准位；以及输出端，耦接该第一开关的控制端以及该第二开关的控制端。逻辑电路，耦接该比较器的该输出端，用以产生时钟信号。在本发明中，噪声可由第二RC电路滤除。同时，可以减少放电电流或放电时间，从而降低功耗，避免电路烧毁。

公开(公告)号：CN112671374B

公开(公告)日：2024-04-02

申请号：CN202011549832.0

申请日：2020-12-24

申请人： 北京时代民芯科技有限公司 ,  北京微电子技术研究所

发明人： 时飞 ,  李建成 ,  边强 ,  李全利 ,  赵伟 ,  孙洪江

IPC分类号： H03K3/02 ,  H03K5/22

摘要： 本发明公开了一种单粒子加固7相时钟产生电路，包括：环形移位寄存器、复位检测器和门控缓冲器；环形移位寄存器，用于产生7相时钟信号；门控缓冲器，用于对7相时钟信号进行去毛刺处理后输出，以实现对多相时钟长布线的驱动；复位检测器，用于在出现单粒子效应时，抑制单粒子效应下环形移位寄存器产生的时钟信号异常。本发明通过带有置位、复位功能的触发器级联组成环形移位寄存器架构实现7相时钟输出，同时通过错误检测复位逻辑实现单粒子加固，避免环路受单粒子影响进入非正常循环状态；结构实现简单，附加抖动小，且扩展性强，可通过增加环路中级联触发器数量获得N相时钟输出。

公开(公告)号：CN113364435B

公开(公告)日：2024-03-29

申请号：CN202010143835.8

申请日：2020-03-04

申请人： 北京钛方科技有限责任公司

发明人： 请求不公布姓名 ,  请求不公布姓名

IPC分类号： H03K5/22

摘要： 一种锁存比较器电路及锁存比较实现方法，其中，锁存比较器电路包括电源控制模块、比较器模块、输出锁存模块和控制信号生成模块，所述电源控制模块用于根据所述控制信号生成模块输出的控制信号，打开或关闭所述比较器模块的电源通路；所述比较器模块用于在再生阶段开始时，对第一输入信号和第二输入信号进行比较，及输出比较结果；所述输出锁存模块用于在再生阶段对所述比较结果进行锁存，输出的锁存信号作为所述锁存比较器电路的输出信号；所述控制信号生成模块用于在复位阶段，输出用于关闭所述电源通路的控制信号；在再生阶段，开始时输出用于打开所述电源通路的控制信号，在所述比较器模块输出比较结果后输出用于关闭所述电源通路的控制信号。