公开(公告)号：CN109755107B

公开(公告)日：2020-09-29

申请号：CN201711082701.4

申请日：2017-11-07

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 张峰溢 ,  李甫哲 ,  林盈志 ,  林刚毅 ,  陈界得 ,  张翊菁

IPC分类号： H01L21/027

摘要： 本发明公开一种自对准双重图案方法，其步骤包含在一硬掩模层上形成多条芯线以及位于每一芯线两侧的间隔壁、在间隔壁之间填入保护层、移除该些芯线以裸露出硬掩模层、以及以间隔壁与保护层为蚀刻掩模进行各向异性蚀刻制作工艺来移除部分的硬掩模层，使得从间隔壁之间裸露的硬掩模层的厚度等于保护层下方的硬掩模层的厚度。

公开(公告)号：CN110349845B

公开(公告)日：2020-09-22

申请号：CN201810297807.4

申请日：2018-04-04

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 林刚毅 ,  张峰溢 ,  林盈志 ,  李甫哲

IPC分类号： H01L21/033

摘要： 本发明公开一种形成半导体结构的方法，其包含以下步骤。首先，在基底上形成目标层，并在目标层上形成数个轴心体。接着，在目标层上形成材料层，覆盖轴心体。然后，进行蚀刻制作工艺，部分移除各轴心体与覆盖在各轴心体上的材料层，以形成数个掩模。最后，通过掩模，图案化目标层，以形成数个图案。其中，各掩模包含来自于各轴心体的未蚀刻部以及来自于覆盖在各轴心体上的材料层的侧壁部，使得各图案的尺寸大于各轴心体的尺寸。

公开(公告)号：CN110600429B

公开(公告)日：2020-09-15

申请号：CN201810605875.2

申请日：2018-06-13

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 张峰溢 ,  李甫哲 ,  林盈志 ,  林刚毅

IPC分类号： H01L21/8239 ,  H01L21/027

摘要： 本发明公开一种形成电容掩模的方法，包含有下述步骤。首先，形成一块状牺牲图案以及多个长条状牺牲图案于一掩模层上。接着，形成间隙壁于块状牺牲图案以及此些长条状牺牲图案的侧壁。接续，移除此些长条状牺牲图案但保留块状牺牲图案。续之，填入一材料于此些间隙壁之间以及块状牺牲图案上，其中材料具有一平坦顶面。然后，在填入材料之后，形成一图案化光致抗蚀剂，覆盖块状牺牲图案以及此些间隙壁的一部分，但暴露出此些间隙壁的另一部分。

公开(公告)号：CN111564364A

公开(公告)日：2020-08-21

申请号：CN202010504341.8

申请日：2018-03-23

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 张峰溢 ,  李甫哲

IPC分类号： H01L21/027 ,  H01L21/033 ,  H01L21/311 ,  H01L21/768 ,  H01L27/02 ,  H01L27/108 ,  G03F7/20

摘要： 本发明公开一种图案化方法，其中该图案化方法包括下列步骤。在材料层上形成掩模层。以第一光刻制作工艺于掩模层中形成第一开孔。在第一开孔中形成第一掩模图案。以第二光刻制作工艺于掩模层中形成第二开孔。在第二开孔的内壁上形成第一间隙壁。在形成第一间隙壁之后，在第二开孔中形成第二掩模图案。第一间隙壁于第二开孔中围绕第二掩模图案。移除掩模层以及第一间隙壁。以蚀刻制作工艺将第一掩模图案以及第二掩模图案的图形转移至材料层。

公开(公告)号：CN109427652B

公开(公告)日：2020-08-18

申请号：CN201710770218.9

申请日：2017-08-31

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 林哲平 ,  林冠君 ,  许启茂 ,  詹书俨 ,  邹世芳 ,  吕佐文 ,  詹电针 ,  张峰溢 ,  颜士贵 ,  李甫哲

IPC分类号： H01L21/768 ,  H01L23/528 ,  H01L27/108

摘要： 本发明公开一种埋入式字符线结构的制作方法和结构，其制作方法包含：首先，提供一基底，一字符线沟槽位于基底中，二源极/漏极掺杂区位于字符线沟槽两侧的基底中，然后形成一氧化硅层覆盖字符线沟槽，之后形成一氮化钛层覆盖氧化硅层，接着进行一斜角掺质注入制作工艺，将硅原子注入氮化钛层中使得部分的氮化钛层转变为一氮硅化钛层，接续形成一导电层于字符线沟槽中，再移除部分的导电层、部分的氮硅化钛层、部分氧化硅以形成一凹槽，最后形成一帽盖层填入凹槽。

公开(公告)号：CN110707004A

公开(公告)日：2020-01-17

申请号：CN201811182653.0

申请日：2018-10-11

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 张峰溢 ,  李甫哲 ,  童宇诚

IPC分类号： H01L21/027 ,  H01L21/8242 ,  H01L27/108

摘要： 本发明公开一种半导体装置及其形成方法，其中该形成半导体装置的方法包含有下述步骤。首先，形成一第一图案化光致抗蚀剂层于一基底上。接着，在形成第一图案化光致抗蚀剂层于基底上之后，形成一第二图案化光致抗蚀剂层于基底上，其中第一图案化光致抗蚀剂层与第二图案化光致抗蚀剂层交错排列。接续，形成一衬垫层覆盖第一图案化光致抗蚀剂层以及第二图案化光致抗蚀剂层的侧壁。本发明还提供一种半导体装置，包含有多个柱状结构设置于一层上，其中此层包含第一凹槽以及第二凹槽，其中此些第一凹槽的深度小于此些第二凹槽的深度。

公开(公告)号：CN110349845A

公开(公告)日：2019-10-18

申请号：CN201810297807.4

申请日：2018-04-04

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 林刚毅 ,  张峰溢 ,  林盈志 ,  李甫哲

IPC分类号： H01L21/033

摘要： 本发明公开一种形成半导体结构的方法，其包含以下步骤。首先，在基底上形成目标层，并在目标层上形成数个轴心体。接着，在目标层上形成材料层，覆盖轴心体。然后，进行蚀刻制作工艺，部分移除各轴心体与覆盖在各轴心体上的材料层，以形成数个掩模。最后，通过掩模，图案化目标层，以形成数个图案。其中，各掩模包含来自于各轴心体的未蚀刻部以及来自于覆盖在各轴心体上的材料层的侧壁部，使得各图案的尺寸大于各轴心体的尺寸。

公开(公告)号：CN108962825B

公开(公告)日：2019-08-23

申请号：CN201710347829.2

申请日：2017-05-17

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 张翊菁 ,  张峰溢 ,  李甫哲 ,  陈界得

IPC分类号： H01L21/8242 ,  H01L27/108

摘要： 本发明公开一种半导体元件及其制作方法。该制作半导体元件的方法为，首先提供一基底，该基底具有一存储单元区以及一周边区，然后形成一位线结构于该存储单元区以及一栅极结构于该周边区，并形成一层间介电层环绕该位线结构以及该栅极结构。接着形成一导电层于位线结构上，进行一第一光刻暨蚀刻制作工艺去除部分导电层以形成存储节点接触于位线结构两侧以及接触插塞于栅极结构两侧，形成一第一遮盖层于该存储单元区及该周边区并覆盖该位线结构以及该栅极结构，再进行一第二光刻暨蚀刻制作工艺去除存储单元区的部分第一遮盖层。

公开(公告)号：CN108269804B

公开(公告)日：2019-08-23

申请号：CN201611256275.7

申请日：2016-12-30

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 张峰溢 ,  李甫哲 ,  蔡建成 ,  黄丰铭 ,  朱贤士

IPC分类号： H01L27/108

摘要： 本发明公开一种半导体存储装置的制作方法，包括下列步骤。在一半导体基底上形成多个位线结构，且在多个位线结构之间形成多个存储节点接触。存储节点接触的方法包括于半导体基底上形成多个导电图案，并对导电图案进行一回蚀刻制作工艺，用以降低导电图案的高度。在多个导电图案之间形成多个隔离图案，且隔离图案于形成导电图案的步骤之后以及回蚀刻制作工艺之前形成。本发明的制作方法是利用先形成导电图案再于导电图案之间形成隔离图案的方式来形成存储节点接触，由此达到制作工艺简化以及制作工艺良率提升的效果。

公开(公告)号：CN109994421A

公开(公告)日：2019-07-09

申请号：CN201711470650.2

申请日：2017-12-29

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 张峰溢 ,  邹世芳 ,  李甫哲 ,  蒋欣妤 ,  陈昱磬

IPC分类号： H01L21/768 ,  H01L21/311

摘要： 本发明公开一种形成接触洞的方法，包含提供一导电线，一掩模层覆盖并接触导电线，一高介电常数层覆盖并接触掩模层，一第一氧化硅层覆盖并接触高介电常数层，其中高介电常数层包含一第一金属氧化物层、一第二金属氧化物层和一第三金属氧化物层由下至上堆叠，接着进行一干蚀刻，蚀刻第一氧化硅层、高介电常数层和掩模层直至曝露出导电线，以形成一接触洞，最后进行一湿蚀刻，蚀刻第一氧化硅层、第三金属氧化物层和第二金属氧化物层并且保留第一金属氧化物层，以扩大接触洞。