公开(公告)号：CN119521661A

公开(公告)日：2025-02-25

申请号：CN202411704151.5

申请日：2022-06-22

Applicant: 福建省晋华集成电路有限公司

Inventor： 庄连碟 ,  林荣辉 ,  李岭 ,  邓文仪 ,  郑存闵

IPC: H10B12/00

Abstract: 本发明公开了半导体存储装置，半导体存储装置包括衬底、多个电容结构、应力绝缘层以及介面层。电容结构相互分隔地设置在衬底上，并包括多个电容。应力绝缘层设置在衬底上，覆盖电容结构。介面层设置于应力绝缘层内，介于任两相邻的电容结构之间，其中，介面层的端部高于各电容结构的顶面。于此，可借助介面层的设置调节衬底的应力型态，进而达到消除多余应力的效果，以强化装置的结构可靠性。

公开(公告)号：CN114005815B

公开(公告)日：2025-02-21

申请号：CN202111266442.7

申请日：2021-10-28

Applicant: 福建省晋华集成电路有限公司

Inventor： 吴家伟 ,  童宇诚

IPC: H01L23/64 ,  H10N97/00

Abstract: 本发明公开了一种电容器结构以及其制造方法。电容器结构包括第一电极、第二电极以及电容介电叠层。电容介电叠层设置在第一电极与第二电极之间，且电容介电叠层包括第一介电层。第一介电层包括第一氧化锆层以及第一氧化硅锆层。电容器结构的制造方法包括下列步骤。在第一电极上形成电容介电叠层，且电容介电叠层包括第一介电层。第一介电层包括第一氧化锆层以及第一氧化硅锆层。然后，在电容介电叠层上形成第二电极，且电容介电叠层位在第一电极与第二电极之间。

公开(公告)号：CN119486135A

公开(公告)日：2025-02-18

申请号：CN202411864475.5

申请日：2024-12-17

Applicant: 福建省晋华集成电路有限公司

Inventor： 吴道初 ,  陈晓燕 ,  许艺蓉 ,  洪朝臻 ,  冯立伟

IPC: H10B12/00

Abstract: 本发明公开了一种半导体结构，包括多个有源区设置在衬底上，多个栅极结构沿第一方向延伸且与有源区相交，将各有源区分成一个中间部和两个端部。多个位线结构沿第二方向延伸跨过有源区且与有源区的中间部电连接。位线结构包括外侧的第一位线结构，以及内侧的第二位线结构。多个第一插塞结构和第二插塞结构沿第二方向交替且间隔排列在第一位线结构的外侧，其中第一插塞结构的底部低于第二插塞结构的底部而与有源区的端部之间具有较大接触面积，有助于改善电连接品质。

公开(公告)号：CN119486134A

公开(公告)日：2025-02-18

申请号：CN202411661613.X

申请日：2024-11-19

Applicant: 福建省晋华集成电路有限公司

Inventor： 冯立伟 ,  许艺蓉

IPC: H10B12/00

Abstract: 本发明提供了一种半导体器件及其制备方法，包括：衬底、电容阵列、第一支撑层和第二支撑层，电容阵列包括若干下电极，下电极均位于衬底上，第一支撑层位于电容阵列内的相邻两个下电极之间且与相邻两个下电极物理性接触，第二支撑层位于电容阵列的边界且与位于电容阵列边界的下电极物理性接触，硬掩模层位于第二支撑层上且与第二支撑层接触；本发明能够提高半导体器件的可靠性。

公开(公告)号：CN119451104A

公开(公告)日：2025-02-14

申请号：CN202411525178.8

申请日：2024-10-29

Applicant: 福建省晋华集成电路有限公司

Inventor： 刘利晨 ,  许培育

IPC: H10B12/00

Abstract: 本发明提供了一种图案化方法，应用于半导体技术领域。在本发明中，通过增设掩膜层的方式，达到增大第一区中的图案密度，进而避免侧壁层发生倒塌的目的。

公开(公告)号：CN119342813A

公开(公告)日：2025-01-21

申请号：CN202411547295.4

申请日：2024-10-31

Applicant: 福建省晋华集成电路有限公司

Inventor： 冯立伟 ,  张议丹 ,  吴建山

IPC: H10B12/00

Abstract: 本发明公开了一种半导体器件及其制作方法，包括衬底、位线结构、闸极结构、蚀刻停止层以及层间电介质层。衬底包括第一区和第二区。位线结构设置在衬底上并位于第一区内。闸极结构设置在衬底上并位于第二区内。蚀刻停止层设置在衬底上，覆盖位线结构的顶面和侧壁、和闸极结构的侧壁。层间电介质层覆盖在位线结构和闸极结构上，其中，层间电介质层物理性接触覆盖位线结构的顶面的蚀刻停止层、和闸极结构的顶面。如此，位线结构和闸极结构皆能具备较佳的结构可靠度，使半导体器件能达到更为优化的组件效能。

公开(公告)号：CN119255600A

公开(公告)日：2025-01-03

申请号：CN202411468241.9

申请日：2024-10-21

Applicant: 福建省晋华集成电路有限公司

Inventor： 许培育

IPC: H10B12/00

Abstract: 本发明提供了一种半导体器件及其制作方法，应用于半导体技术领域。在本发明中，通过移除基底上的多个下电极中的至少一个下电极的部分高度的方式，形成多个下电极之间具有沿垂直方向上的高度差的半导体器件。

公开(公告)号：CN119208388A

公开(公告)日：2024-12-27

申请号：CN202411238806.4

申请日：2024-09-05

Applicant: 福建省晋华集成电路有限公司

Inventor： 梁毅浩 ,  蔡建成 ,  孔果果 ,  张秀萍 ,  卢代星 ,  黄林浩 ,  张汉彬

IPC: H01L29/786 ,  H01L29/417 ,  H01L23/48 ,  H01L21/336

Abstract: 本公开涉及一种半导体器件及其制备方法，涉及集成电路技术领域，其中，源极位于衬底上；介电芯位于源极背离衬底的一侧；沟道层位于介电芯、源极之间，且覆盖介电芯的底面及侧壁，沟道层的顶面高于介电芯的顶面并形成位于介电芯上方的凹槽；导电插塞至少部分位于凹槽内，导电插塞的底面低于沟道层的顶面；漏极位于沟道层与导电插塞之间，漏极的侧壁被部分导电插塞覆盖，至少能够在确保半导体器件体积不增加的情况下，提高半导体器件的性能及可靠性。

公开(公告)号：CN118475120A

公开(公告)日：2024-08-09

申请号：CN202410741407.3

申请日：2024-06-07

Applicant: 福建省晋华集成电路有限公司

Inventor： 许培育 ,  蔡建成 ,  吴建山 ,  江丽贞 ,  晋墩尚 ,  吴媛 ,  潘超 ,  蔡攀崖

IPC: H10B12/00

Abstract: 本发明提供了一种半导体器件的制造方法，应用于半导体技术领域。在本发明中，在形成多个切槽之后，可进一步在各切槽中填充牺牲层，然后再以该牺牲层为阻挡，去除硬掩膜层，以形成位于相邻连接垫结构之间的隔离结构；由于填充在所述切槽中的牺牲层可以在去除所述硬掩膜层时对切槽底部的各组件材料进行保护，即避免了现有技术中在形成切槽时执行蚀刻过度所衍生的短路、漏电等问题，进而提升了半导体器件的可靠度与性能。

公开(公告)号：CN118398664A

公开(公告)日：2024-07-26

申请号：CN202410493939.X

申请日：2024-04-23

Applicant: 福建省晋华集成电路有限公司

Inventor： 张鼎 ,  卢燕端 ,  游晶晶 ,  刘韦廷

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/423

Abstract: 本申请提供一种半导体结构及其制备方法，涉及半导体技术领域，用于解决半导体结构随着尺寸的缩小而无法保证半导体结构的性能的技术问题，该半导体结构包括衬底、源极层、漏极层、沟道层、栅极结构、栅极介电层和介质层，源极层和漏极层堆叠设置于衬底上；沟道层位于源极层和漏极层之间；栅极结构位于沟道层侧壁上；栅极介电层位于栅极结构和沟道层之间；部分介质层设置于源极层与栅极结构之间；其中，源极层具有多个朝向衬底一侧延伸的凹陷，沟道层部分填入凹陷，并与源极层电性连接。本申请用于缩减半导体结构的尺寸，并提高半导体结构的性能。