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公开(公告)号：CN110600429A
公开(公告)日：2019-12-20
申请号：CN201810605875.2
申请日：2018-06-13
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/8239 , H01L21/027
摘要： 本发明公开一种形成电容掩模的方法，包含有下述步骤。首先，形成一块状牺牲图案以及多个长条状牺牲图案于一掩模层上。接着，形成间隙壁于块状牺牲图案以及此些长条状牺牲图案的侧壁。接续，移除此些长条状牺牲图案但保留块状牺牲图案。续之，填入一材料于此些间隙壁之间以及块状牺牲图案上，其中材料具有一平坦顶面。然后，在填入材料之后，形成一图案化光致抗蚀剂，覆盖块状牺牲图案以及此些间隙壁的一部分，但暴露出此些间隙壁的另一部分。
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公开(公告)号：CN110021518A
公开(公告)日：2019-07-16
申请号：CN201810018346.2
申请日：2018-01-09
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/027 , H01L21/033 , H01L21/311
摘要： 本发明公开一种自对准双重图案方法，其包含在掩模层上形成往第一方向延伸且彼此等距间隔的线结构、在该些线结构上形成有机介电层、进行一回蚀刻制作工艺，使得该些线结构的顶面与该有机介电层齐平、在该些线结构以及该有机介电层上形成依材质与该些线结构相同的层结构、在该层结构上形成往第二方向延伸且彼此等距间隔的第一间隔壁、以及以第一间隔壁为掩模进行蚀刻制作工艺来图形化该些线结构与该有机介电层。
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公开(公告)号：CN110534525B
公开(公告)日：2022-04-19
申请号：CN201810509842.8
申请日：2018-05-24
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/11565 , H01L27/11568
摘要： 本发明公开一种半导体装置及其形成方法，该半导体装置包含基底与材料层。基底具有第一区域，材料层则是设置在基底上。材料层包含呈阵列排列的多个第一图案、多个第二图案与两个第三图案，其中，第一图案设置在第一区域，第二图案设置在第一区域的两相对外侧，而第三图案设置在第一区域的另两相对外侧且部分合并于部分的各个第一图案与部分的各个第二图案。
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公开(公告)号：CN110707044B
公开(公告)日：2022-03-29
申请号：CN201811130141.X
申请日：2018-09-27
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/8242
摘要： 本发明公开一种形成半导体装置布局的方法，其包含以下步骤。首先，建立多个第一图案，以在一基底上形成一材料层，该些第一图案规则地沿着一第一方向排列形成多列并呈现一阵列排列。然后，建立多个第二图案，该些第二图案环绕该些第一图案。接着，建立一第三图案以在该材料层上形成一阻挡层，该第三图案重叠于一部分的该些第二图案，且该些第二图案中的至少一个自该第三图案部分暴露出来。最后，利用该些第一图案于该基底上的一堆叠结构内形成多个第一开口，以分别暴露出一部分的该基底。
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公开(公告)号：CN110534525A
公开(公告)日：2019-12-03
申请号：CN201810509842.8
申请日：2018-05-24
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/11565 , H01L27/11568
摘要： 本发明公开一种半导体装置及其形成方法，该半导体装置包含基底与材料层。基底具有第一区域，材料层则是设置在基底上。材料层包含呈阵列排列的多个第一图案、多个第二图案与两个第三图案，其中，第一图案设置在第一区域，第二图案设置在第一区域的两相对外侧，而第三图案设置在第一区域的另两相对外侧且部分合并于部分的各个第一图案与部分的各个第二图案。
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公开(公告)号：CN110323129A
公开(公告)日：2019-10-11
申请号：CN201810272485.8
申请日：2018-03-29
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/033
摘要： 本发明公开一种半导体掩模层的制作方法，包含：首先提供一第一材料层以及一第二材料层位于该第一材料层上，其上定义有一元件区以及一周边区，然后形成多个牺牲层图案与多个间隙壁于该第二材料层上的该元件区内，其中每两个间隙壁位于各该牺牲层图案的两侧，接着进行一第一蚀刻步骤，移除该牺牲层图案，再进行一第二蚀刻步骤，移除部分该第二材料层，且曝露部分该元件区的该第一材料层，以及进行一第三蚀刻步骤，移除该元件区内的部分该第一材料层，以于该第一材料层中形成多个第一凹槽。
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公开(公告)号：CN109920730B
公开(公告)日：2021-04-20
申请号：CN201711326148.4
申请日：2017-12-13
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/033
摘要： 本发明公开一种图案化方法。首先提供一基底，包含阵列区和周边区。在基底上形成一材料层，完全覆盖阵列区和周边区。形成第一图案化掩模层，并以第一图案化掩模层进行第一自对准双重图案化制作工艺，将覆盖阵列区和周边区的材料层分别图案化成第一阵列图案和第一周边图案。形成第二图案化掩模层并以第二图案化掩模层进行第二自对准双重图案化制作工艺，将第一阵列图案图案化成第二阵列图案。形成第三图案化掩模层并以第三图案化掩模层为蚀刻掩模蚀刻移除部分第一周边图案，将第一周边图案图案化成第二周边图案。后续，以第二阵列图案和第二周边图案为蚀刻掩模蚀刻其下方的图案转移层，将第二阵列图案和第二周边图案的图案同时转移至图案转移层中。
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公开(公告)号：CN110021518B
公开(公告)日：2020-12-22
申请号：CN201810018346.2
申请日：2018-01-09
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/027 , H01L21/033 , H01L21/311
摘要： 本发明公开一种自对准双重图案方法，其包含在掩模层上形成往第一方向延伸且彼此等距间隔的线结构、在该些线结构上形成有机介电层、进行一回蚀刻制作工艺，使得该些线结构的顶面与该有机介电层齐平、在该些线结构以及该有机介电层上形成依材质与该些线结构相同的层结构、在该层结构上形成往第二方向延伸且彼此等距间隔的第一间隔壁、以及以第一间隔壁为掩模进行蚀刻制作工艺来图形化该些线结构与该有机介电层。
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公开(公告)号：CN110707044A
公开(公告)日：2020-01-17
申请号：CN201811130141.X
申请日：2018-09-27
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/8242
摘要： 本发明公开一种形成半导体装置布局的方法，其包含以下步骤。首先，建立多个第一图案，以在一基底上形成一材料层，该些第一图案规则地沿着一第一方向排列形成多列并呈现一阵列排列。然后，建立多个第二图案，该些第二图案环绕该些第一图案。接着，建立一第三图案以在该材料层上形成一阻挡层，该第三图案重叠于一部分的该些第二图案，且该些第二图案中的至少一个自该第三图案部分暴露出来。最后，利用该些第一图案于该基底上的一堆叠结构内形成多个第一开口，以分别暴露出一部分的该基底。
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公开(公告)号：CN110707038A
公开(公告)日：2020-01-17
申请号：CN201811049497.0
申请日：2018-09-10
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/768 , H01L21/033
摘要： 本发明公开一种半导体装置及其形成方法，半导体装置包含基底、栅极结构、第一介电层、第二介电层、第一插塞与两金属导线。基底设置有浅沟槽隔离以在基底上定义出主动区，而栅极结构设置在基底上，覆盖主动区与浅沟槽隔离之间的交界。第一介电层设置在基底上，覆盖栅极结构，第一插塞则设置在第一介电层内，直接接触栅极结构的导电层与主动区。第二介电层，设置在第一介电层上，其中，第一插塞与栅极结构被第一介电层与第二介电层完全覆盖。两金属导线则设置在该第二介电层内。
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