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公开(公告)号：CN110707003B
公开(公告)日：2022-12-06
申请号：CN201810928323.5
申请日：2018-08-15
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/027 , H01L21/033
摘要： 本发明公开一种图案化结构的制作方法，包括下列步骤。在材料层上形成第一图案转移层与第二图案转移层。第二图案转移层的一部分被图案化而成为第一图案。在第一图案的侧壁上形成第一间隙壁。第一图案化转移层被图案化而成为第二图案与第三图案。形成覆盖层覆盖第一图案、第一间隙壁、第二图案与第三图案。移除一部分的覆盖层以暴露出第一图案与第一间隙壁。移除第一间隙壁，并以第一图案以及覆盖层为掩模，对第一图案转移层进行图案化制作工艺。第二图案被图案化制作工艺图案化而成为第四图案。
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公开(公告)号：CN110707005B
公开(公告)日：2022-02-18
申请号：CN201810875849.1
申请日：2018-08-03
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/033
摘要： 本发明公开一种半导体装置及其形成方法，该半导体装置包含基底与设置在基底上的材料层。材料层包含多个第一图案与多个第二图案与多个第三图案，第一图案相互平行且分离地排列于基底的第一区域内并排列成一阵列，第二图案相互平行且分离地排列于第一图案的两相对侧之外，第三图案相互平行且分离地排列于第一图案的另两相对外侧之外，其中，各该第三图案的尺寸大于各该第一图案的尺寸。
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公开(公告)号：CN110718462B
公开(公告)日：2022-01-18
申请号：CN201810749597.8
申请日：2018-07-10
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/3205 , H01L27/115
摘要： 本发明公开一种在半导体晶片上制作半导体结构的方法。首先提供一半导体晶片，具有一第一区域、一第二区域和一晶边区域。在第一区域和第二区域内分别形成一第一半导体结构和一第二半导体结构。接着对半导体晶片进行一晶边等离子体处理制作工艺，仅仅在晶边区域内形成一阻挡层。再进行一硅化金属制作工艺，在第一区域和第二区域内形成一硅化金属层。
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公开(公告)号：CN108666311B
公开(公告)日：2021-05-18
申请号：CN201710193278.9
申请日：2017-03-28
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/108 , H01L21/8242 , H01L21/764
摘要： 本发明公开一种半导体元件及其制作方法。半导体元件包含具有存储器单元区以及周边区的半导体基底、设置于周边区内的栅极线、覆盖于栅极线与半导体基底上的蚀刻停止层、覆盖于蚀刻停止层上的第一绝缘层、两个设置于周边区内的半导体基底上的接触插塞、两个分别设置于各接触插塞上的接垫，以及设置于接垫之间的第二绝缘层。接触插塞分别位于栅极线的两侧，且接触插塞贯穿蚀刻停止层与第一绝缘层，以与半导体基底接触。第二绝缘层不与蚀刻停止层相接触。
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公开(公告)号：CN109509751B
公开(公告)日：2020-09-22
申请号：CN201710826527.3
申请日：2017-09-14
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/108 , H01L21/8242
摘要： 本发明公开一种具有字符线的半导体结构及其制作方法，具有字符线的半导体结构包含一基底包含一存储器区和一周边元件区，一第一沟槽和一第二沟槽设置于存储器区，一第三沟槽设置于周边元件区内，第一沟槽的宽度最小，第二沟槽的宽度次之，第三沟槽的宽度最大，一第一氧化硅层设置于第一沟槽的下半部，一氮化硅层填入第二沟槽以及第三沟槽，一第三氧化硅层设置于第三沟槽中，一字符线填入第一沟槽的上半部、覆盖第二沟槽内的氮化硅层，其中在与字符线重叠的第二沟槽内的氮化硅层的上表面不低于与字符线重叠的第一氧化硅层的上表面。
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公开(公告)号：CN110600429A
公开(公告)日：2019-12-20
申请号：CN201810605875.2
申请日：2018-06-13
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/8239 , H01L21/027
摘要： 本发明公开一种形成电容掩模的方法，包含有下述步骤。首先，形成一块状牺牲图案以及多个长条状牺牲图案于一掩模层上。接着，形成间隙壁于块状牺牲图案以及此些长条状牺牲图案的侧壁。接续，移除此些长条状牺牲图案但保留块状牺牲图案。续之，填入一材料于此些间隙壁之间以及块状牺牲图案上，其中材料具有一平坦顶面。然后，在填入材料之后，形成一图案化光致抗蚀剂，覆盖块状牺牲图案以及此些间隙壁的一部分，但暴露出此些间隙壁的另一部分。
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公开(公告)号：CN107919279B
公开(公告)日：2019-11-26
申请号：CN201610885439.6
申请日：2016-10-11
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/3213
摘要： 本发明公开一种形成图案化结构的方法，包括下列步骤。首先，在材料层上形成一硬掩模层之后，再进行第一蚀刻制作工艺与第二蚀刻制作工艺，用以分别于硬掩模层中形成彼此部分重叠的第一开口与第二开口。利用具有第一开口与第二开口的硬掩模层，对材料层进行第三蚀刻制作工艺，并于第三蚀刻制作工艺之后对位于材料层之下的介电层以及硬掩模层进行一第四蚀刻制作工艺，掩模层的材料与介电层的材料相同，故第四蚀刻制作工艺可用以将硬掩模层移除并于介电层中形成一沟槽。
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公开(公告)号：CN108269806B
公开(公告)日：2019-09-17
申请号：CN201611258720.3
申请日：2016-12-30
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L27/108
摘要： 本发明公开一种制作半导体元件的方法。首先提供一基底，该基底上具有一存储区，然后形成一沟槽于基底内，形成一阻障层于沟槽内，形成一导电层于阻障层上，进行一第一蚀刻制作工艺去除部分导电层，之后再进行一第二蚀刻制作工艺去除部分阻障层，其中第二蚀刻制作工艺包含一无等离子体蚀刻制作工艺。
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公开(公告)号：CN108962824B
公开(公告)日：2019-08-13
申请号：CN201710347199.9
申请日：2017-05-17
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L27/10814 , H01L23/535 , H01L27/10855
摘要： 本发明公开一种半导体元件及其制作方法，该制作半导体元件的方法为，首先形成一接触结构于一绝缘层内，其中接触结构包含一下半部设于绝缘层内以及一上半部设于部分下半部上方并延伸覆盖部分绝缘层。接着形成一介电层于下半部及上半部上，去除部分介电层以形成一第一开口暴露出部分上半部及部分下半部，之后再形成一电容于第一开口内并直接接触上半部及下半部。
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公开(公告)号：CN110021518A
公开(公告)日：2019-07-16
申请号：CN201810018346.2
申请日：2018-01-09
申请人： 联华电子股份有限公司 , 福建省晋华集成电路有限公司
IPC分类号： H01L21/027 , H01L21/033 , H01L21/311
摘要： 本发明公开一种自对准双重图案方法，其包含在掩模层上形成往第一方向延伸且彼此等距间隔的线结构、在该些线结构上形成有机介电层、进行一回蚀刻制作工艺，使得该些线结构的顶面与该有机介电层齐平、在该些线结构以及该有机介电层上形成依材质与该些线结构相同的层结构、在该层结构上形成往第二方向延伸且彼此等距间隔的第一间隔壁、以及以第一间隔壁为掩模进行蚀刻制作工艺来图形化该些线结构与该有机介电层。
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