用于直接键合晶片的晶片键合设备和晶片键合系统

    公开(公告)号:CN110828325B

    公开(公告)日:2025-04-08

    申请号:CN201910549829.X

    申请日:2019-06-24

    Abstract: 提供了一种晶片键合设备和一种晶片键合系统。所述晶片键合设备包括:下卡盘,所述下卡盘用于在所述下卡盘的周缘部分处固定下晶片;上卡盘,所述上卡盘用于固定上晶片;键合引发器,所述键合引发器用于对所述上晶片的中心部分加压,直到所述上晶片的所述中心部分触及所述下晶片的中心部分,由此通过使所述上晶片变形来引发所述上晶片与所述下晶片的键合过程;以及键合控制器,所述键合控制器用于控制所述上晶片的周缘部分与所述下晶片的周缘部分之间的键合速度,使得在所述上晶片的周缘部分和所述下晶片的周缘部分键合之前,所述上晶片的弹性形变被释放。

    半导体器件
    12.
    发明公开

    公开(公告)号:CN113745184A

    公开(公告)日:2021-12-03

    申请号:CN202110591093.X

    申请日:2021-05-28

    Abstract: 本发明提供一种半导体器件,该半导体器件包括:衬底,具有其上设置有有源区的第一表面和与第一表面相反的第二表面;掩埋导线,在一个方向上延伸并具有被掩埋在有源区中的部分;覆盖掩埋导线的绝缘部分;设置在绝缘部分上并连接到掩埋导线的接触结构;从第二表面延伸到绝缘部分并暴露掩埋导线的掩埋部分的贯穿孔;设置在掩埋导线的侧表面上并暴露掩埋部分的底表面和与底表面相邻的侧表面的绝缘隔离膜;接触掩埋导线的底表面和相邻的侧表面的贯穿通路;围绕贯穿通路的绝缘衬层。

    半导体器件
    15.
    发明公开

    公开(公告)号:CN109494251A

    公开(公告)日:2019-03-19

    申请号:CN201810670238.3

    申请日:2018-06-26

    Abstract: 一种半导体器件包括:在衬底中的有源区域;至少一个纳米片,其在衬底上并与有源区域的顶表面间隔开;在纳米片上方或下方的栅极;栅极绝缘层,其在所述至少一个纳米片与栅极之间;以及源极/漏极区域,其在所述至少一个纳米片的两侧处在有源区域上。所述至少一个纳米片包括:沟道区域;栅极,其被设置在纳米片上方或下方并包括具有其表面和内部的不同组分的金属原子的单个金属层;在纳米片与栅极之间的栅极绝缘层;以及源极/漏极区域,其被设置在所述至少一个纳米片的两侧的有源区域中。

    半导体器件及其制造方法
    16.
    发明公开

    公开(公告)号:CN105720092A

    公开(公告)日:2016-06-29

    申请号:CN201510953933.7

    申请日:2015-12-17

    Abstract: 本公开提供了半导体器件以及制造该半导体器件的方法,该半导体器件配置为通过在势垒层之间形成氧化物层来阻挡物理扩散路径从而防止杂质通过势垒层之间的物理扩散路径扩散。该半导体器件包括:栅绝缘层,形成在基板上;第一势垒层,形成在栅绝缘层上;氧化物层,形成在第一势垒层上,该氧化物层包括通过氧化第一势垒层中包含的材料而形成的氧化物;第二势垒层,形成在氧化物层上;栅电极,形成在第二势垒层上;以及源极/漏极,在基板中设置在栅电极的相反两侧。

    具有结合焊盘的半导体器件

    公开(公告)号:CN111490023B

    公开(公告)日:2024-12-06

    申请号:CN201910948277.X

    申请日:2019-10-08

    Abstract: 一种半导体器件,包括:第一半导体芯片,所述第一半导体芯片具有第一结合层;以及第二半导体芯片,所述第二半导体芯片堆叠在所述第一半导体芯片上,并且具有第二结合层。所述第一结合层包括第一结合焊盘、多个第一内部通路以及连接所述第一结合焊盘和所述多个第一内部通路的第一互连。所述第二结合层包括结合到所述第一结合焊盘的第二结合焊盘。所述第一互连的上表面和所述第一结合焊盘的上表面与所述第一结合层的上表面共面。所述第一互连通过所述多个第一内部通路电连接到多条不同的第一内部线。

Patent Agency Ranking