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公开(公告)号：CN116435347A
公开(公告)日：2023-07-14
申请号：CN202310003738.2
申请日：2023-01-03
Applicant: 三星电子株式会社
IPC: H01L29/10 , H01L29/423 , H01L29/78 , H01L23/538
Abstract: 公开了一种半导体装置。该半导体装置包括：有源区，在第一方向上延伸；器件隔离层，在有源区的侧表面上并且限定有源区；栅极结构，在有源区上与有源区相交，并且在第二方向上延伸；源/漏区，在有源区凹陷在其中的区域中，在栅极结构的两侧上；第一保护层，在器件隔离层与栅极结构之间；以及掩埋互连线，在源/漏区下方，并且通过掩埋互连线的上表面连接到源/漏区中的一个。
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公开(公告)号：CN110504320A
公开(公告)日：2019-11-26
申请号：CN201910405404.1
申请日：2019-05-15
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L21/336
Abstract: 提供了VFET器件。一种VFET器件包括基板，该基板包括第一突出部和第二突出部。该VFET器件包括位于第一突出部和第二突出部之间的隔离区域。该VFET器件包括分别位于第一突出部和第二突出部上的第一硅化物区域和第二硅化物区域。此外，该VFET器件包括位于第一硅化物区域和第二硅化物区域上的接触部。还提供了形成VFET器件的相关方法。
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公开(公告)号：CN117438428A
公开(公告)日：2024-01-23
申请号：CN202310881687.3
申请日：2023-07-18
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/77
Abstract: 一种半导体装置包括：衬底，其包括单元区、在第一方向上与单元区间隔开的虚设区以及单元区与虚设区之间的边界区；单元区上的有源图案；衬底上的器件隔离层；有源图案上的源极/漏极图案和源极/漏极图案之间的沟道图案；单元栅电极，其在第二方向上与沟道图案交叉；有源接触件，其设置在单元区上以及单元栅电极之间并且耦接至源极/漏极图案；虚设栅电极，其在虚设区上和器件隔离层上；虚设接触件，其在虚设区上和虚设栅电极中的每一个的侧表面上；层间绝缘层，其在虚设栅电极中的每一个的侧表面上；以及坝结构，其在边界区上。
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公开(公告)号：CN115706113A
公开(公告)日：2023-02-17
申请号：CN202210935223.1
申请日：2022-08-04
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L23/528 , H01L29/10 , H01L29/78
Abstract: 一种半导体器件，包括：有源区，在衬底上沿第一方向延伸；栅电极，在衬底上与有源区相交，沿第二方向延伸，并包括向上突出的接触区；以及互连线，在栅电极上并与接触区连接，其中，接触区包括：下部区，在第二方向上具有第一宽度；以及上部区，位于下部区上并且在第二方向上具有比第一宽度小的第二宽度，其中接触区在第二方向上的至少一个侧表面具有在下部区和上部区之间的点，在该点处倾斜度或曲率改变。
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公开(公告)号：CN115440662A
公开(公告)日：2022-12-06
申请号：CN202210135336.3
申请日：2022-02-14
Applicant: 三星电子株式会社
IPC: H01L21/8238 , H01L27/092
Abstract: 一种半导体器件可以包括：衬底上的有源图案；所述有源图案上的源/漏图案；被连接到所述源/漏图案的沟道图案；所述沟道图案上的栅电极；所述源/漏图案上的有源接触部；所述栅电极上的第一下互连线；以及在所述有源接触部上并且与所述第一下互连线在相同高度上的第二下互连线。栅电极可以包括电极主体部和电极突起部，其中电极突起部从所述电极主体部的顶表面突起并且与其上方的第一下互连线接触。有源接触部可以包括接触主体部和接触突起部，其中接触突起部从所述接触主体部的顶表面突起并且与其上方的第二下互连线接触。
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Patent Agency Ranking
公开(公告)号：CN112652580A
公开(公告)日：2021-04-13
申请号：CN202011071412.6
申请日：2020-10-09
Applicant: 三星电子株式会社
IPC: H01L21/8238 , H01L27/11 , H01L21/8244
Abstract: 本公开提供了形成集成电路器件的方法。所述方法可以包括：形成基板的虚设沟道区域和有源区域；在有源区域上形成底部源极/漏极区域；在虚设沟道区域的相对的侧表面上形成栅电极；以及分别在虚设沟道区域的相对的侧表面上形成第一间隔物和第二间隔物。栅电极可以包括在虚设沟道区域的相对的侧表面中的一个上的第一部分以及在底部源极/漏极区域和第一间隔物之间的第二部分。所述方法还可以包括通过用导电材料置换栅电极的第一部分而形成底部源极/漏极接触。底部源极/漏极接触可以将栅电极的第二部分电连接到底部源极/漏极区域。
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公开(公告)号：CN112103248A
公开(公告)日：2020-12-18
申请号：CN202010558377.4
申请日：2020-06-18
Applicant: 三星电子株式会社
IPC: H01L21/8234 , H01L21/336 , H01L27/088 , H01L29/78
Abstract: 本发明提供了垂直场效应晶体管(VFET)器件及其制造方法。该用于制造VFET器件的方法可以包括：提供中间VFET结构，其包括衬底、形成在衬底上的多个鳍结构以及在鳍结构之间形成在衬底上的掺杂层，掺杂层包括底部源极/漏极(S/D)区域；在衬底的顶表面之下并且在鳍结构之间穿过掺杂层和衬底形成浅沟槽，以使鳍结构彼此隔离；用绝缘材料填充浅沟槽和在鳍结构之间的空间；蚀刻除了在浅沟槽中以外在掺杂层的顶表面的高度之上填充在鳍结构之间的绝缘材料，使得具有处于掺杂层的顶表面的高度处或之上的顶表面的浅沟槽隔离(STI)结构形成在浅沟槽中；分别在鳍结构上形成栅极结构；以及在鳍结构之上形成顶部S/D区域。
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公开(公告)号：CN109755178A
公开(公告)日：2019-05-14
申请号：CN201811182469.6
申请日：2018-10-11
Applicant: 三星电子株式会社
IPC: H01L21/8234 , H01L21/8238 , H01L21/266
Abstract: 提供了制造集成电路器件的方法。为了制造集成电路器件，扩散缓冲层和含碳层在形成于衬底中的多个鳍型有源区上顺序地形成。含碳掩模图案通过使用包含氧原子的蚀刻气体蚀刻含碳层而形成为具有暴露扩散缓冲层的一部分的开口，同时扩散缓冲层阻止氧扩散到鳍型有源区中。杂质离子使用含碳掩模图案作为离子注入掩模经由开口和扩散缓冲层注入到一些鳍型有源区中，所述一些鳍型有源区从所述多个鳍型有源区之中选择。
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公开(公告)号：CN119698059A
公开(公告)日：2025-03-25
申请号：CN202410955717.5
申请日：2024-07-17
Applicant: 三星电子株式会社
Abstract: 一种半导体器件包括：衬底，其包括有源区域；栅极结构，其位于所述衬底上；多个沟道层，其在所述有源区域上彼此间隔开并且被所述栅极结构围绕；源极/漏极区域，其在所述栅极结构的至少一侧位于所述有源区域凹陷的区域中并且连接到所述多个沟道层；以及接触插塞，其使所述源极/漏极区域从所述源极/漏极区域的上表面部分地凹陷、电连接到所述源极/漏极区域、并且包括沿着所述源极/漏极区域的凹陷表面的金属半导体化合物层和位于所述金属半导体化合物层上的接触导电层，其中，所述金属半导体化合物层在所述接触导电层的侧表面上具有第一厚度并且在所述接触插塞的底表面上具有第二厚度，所述第二厚度小于所述第一厚度。
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