公开(公告)号：CN106663465B

公开(公告)日：2019-07-09

申请号：CN201580046308.2

申请日：2015-07-01

申请人： 东芝存储器株式会社

发明人： 野口纮希 ,  高谷聪 ,  藤田忍

IPC分类号： G11C11/15 ,  G11C13/00 ,  H01L21/8246 ,  H01L27/10 ,  H01L27/105

CPC分类号： G11C11/1673 ,  G11C11/161 ,  G11C11/1653 ,  G11C11/1655 ,  G11C11/1657 ,  G11C11/1659 ,  G11C11/1675 ,  G11C11/1693 ,  G11C11/1695 ,  G11C13/0023 ,  G11C13/0026 ,  G11C13/0028 ,  G11C13/003 ,  G11C13/004 ,  G11C13/0061 ,  G11C13/0069 ,  G11C2213/74 ,  G11C2213/79 ,  H01L28/00

摘要： 实施方式的非易失性半导体存储器具备：基板区域(Sub(m‑1))；基板区域(Sub(m‑1))内的单元部件(CU‑L)，包括存储器单元(MC)以及存取晶体管(AT)，该存取晶体管(AT)将控制端子与字线(WL(i‑1))连接，并将基板区域(Sub(m‑1))作为沟道而对存储器单元(MC)供给读出电流或者写入电流；以及基板电位设定电路，在对存储器单元(MC)供给读出电流时，将基板区域(Sub(m‑1))设定为第1基板电位，在对存储器单元(MC)供给写入电流时，将基板区域(Sub(m‑1))设定为与第1基板电位不同的第2基板电位。

公开(公告)号：CN107844429A

公开(公告)日：2018-03-27

申请号：CN201710132921.7

申请日：2017-03-08

申请人： 东芝存储器株式会社

发明人： 野口纮希 ,  藤田忍

IPC分类号： G06F12/02

CPC分类号： G06F3/0607 ,  G06F3/0631 ,  G06F3/0635 ,  G06F3/0685 ,  G06F11/34 ,  G06F12/0223 ,  G06F12/023 ,  G06F12/0292 ,  G06F12/0888 ,  G06F12/1009 ,  G06F2212/1016 ,  G06F2212/1044 ,  G06F2212/205 ,  G06F2212/502 ,  G06F2212/657

摘要： 本发明提供一种存储器控制电路、存储器系统以及处理器系统。存储器控制电路具备：写入目的地选择部，针对处理器在第1存储装置中写入数据的每个地址区域，将第1存储装置内的易失性存储器及非易失性存储器中的某一个选择为写入目的地；写入控制部，进行在由写入目的地选择部选择了的写入目的地中写入应写入的地址区域的数据的控制；以及存取信息登记部，针对每个地址区域，将作为写入目的地的易失性存储器或者非易失性存储器的选择信息、和切换了地址区域内的连续的地址群的页面的次数信息对应起来登记，写入目的地选择部如果从处理器有新的写入请求，则根据在存取信息登记部中登记了的信息，选择写入目的地。

公开(公告)号：CN107844263A

公开(公告)日：2018-03-27

申请号：CN201710132910.9

申请日：2017-03-08

申请人： 东芝存储器株式会社

发明人： 野口纮希 ,  藤田忍

IPC分类号： G06F3/06

摘要： 本发明提供一种存储器系统及处理器系统。本发明的实施方式涉及存储器系统及处理器系统。提供一种能够实现错误发生概率下降、存取速度提高以及低功耗化的存储器系统及处理器系统。一个实施方式所涉及的存储器系统具备：非易失性存储器；存储部，能够进行与所述非易失性存储器相比高速的存取，在对所述非易失性存储器进行存取之前存储针对所述非易失性存储器的存取信息；以及存储器控制部，根据所述存储部的空白容量或存储在所述存储部中的所述存取信息，对所述非易失性存储器的写入脉冲宽度进行控制。