-
公开(公告)号：CN111953308B
公开(公告)日：2022-07-12
申请号：CN202010849447.1
申请日：2020-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03F7/00
Abstract: 本发明提供一种磁通驱动约瑟夫森参量放大器及其制备方法，所述制备方法包括：于衬底表面形成Nb/Al‑AlOx/Nb叠层结构；刻蚀Nb/Al‑AlOx/Nb叠层结构以形成共面波导谐振腔结构、泵浦线结构、地线结构、信号输入配线结构及泵浦输入配线结构，共面波导谐振腔结构中形成有Nb/Al‑AlOx/Nb约瑟夫森结；于上述结构表面形成绝缘层，刻蚀绝缘层以形成约瑟夫森结过孔、接地过孔、输入信号引脚过孔及泵浦输入引脚过孔；于上述结构表面形成超导薄膜层，刻蚀超导薄膜层以将约瑟夫森结过孔和接地过孔电连接，同时于接地过孔中形成接地引脚、于输入信号引脚过孔中形成输入信号引脚、于泵浦输入引脚过孔中形成泵浦输入引脚。
-
公开(公告)号：CN113295987B
公开(公告)日：2022-07-08
申请号：CN202110758244.6
申请日：2021-07-05
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R31/28
Abstract: 本发明提供一种超导单磁通量子电路的测试系统，在设计好的电路进行制版流片时，将该选片电路与待测电路放置在同一个芯片上，在测试时，就可以先对选片电路进行一个快速的测试，得到选片电路的测试结果，这样就可以反映出这一个芯片的质量，从而测试人员可以根据选片电路的测试结果来选择芯片质量较好的电路进行待测电路的测试，来节约测试电路所用的时间。本发明设计了三种不同的选片电路，分别对应了不同的电路测试难度，来应对不同的工艺或待测电路的需要。本发明的电路仅需要三个端口连接；电路测试简单快捷；电路规模较小；电路复杂度可调。
-
公开(公告)号：CN113030709B
公开(公告)日：2022-06-24
申请号：CN202110367795.X
申请日：2021-04-06
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R31/28
Abstract: 本发明提供一种超导高频测试系统和方法，先接收触发脉冲信号，输出周期性的高频时钟信号；对高频时钟信号的连断性进行控制，输出高频控制时钟信号；接收初始信号为线性反馈移位寄存器设置非零初始状态，基于高频控制时钟信号同时输出多路预设周期长度的周期性的伪随机序列；待测电路接收多路伪随机序列，输出多路测试信号；接收所述多路测试信号，基于低频时钟信号输出多路转换信号；将多路转换信号与预期的输出结果进行对比，确定待测电路是否正常工作。本发明电路结构相对比较简单；输入信号是基于线性反馈移位寄存器生成的伪随机序列，可以实现持续性的高频测试，更符合待测电路的实际工作情况。
-
公开(公告)号：CN111682096B
公开(公告)日：2022-06-21
申请号：CN202010397024.0
申请日：2020-05-12
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种平面超导纳米桥结的制备方法，在衬底表面进行光刻形成图案，然后沉积金属薄膜；利用离子束刻蚀金属，金属因反溅射现象沿着光刻胶形成侧壁，去胶，即得纳米桥，桥的宽度即为反溅射的金属薄膜厚度，因此可以超越光刻极限；沉积超导薄膜、光刻，刻蚀形成桥两端的电极，即得。本发明具有低成本，易集成，高精度等优势。
-
公开(公告)号：CN111724836B
公开(公告)日：2022-06-07
申请号：CN202010493002.4
申请日：2020-06-03
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C11/15 , G11C11/413
Abstract: 本申请涉及一种超导磁通存储单元及其读写方法，超导磁通存储单元包括存储环路、选址电路和读取电路；存储环路包括第一约瑟夫森结；第一约瑟夫森结具有偏离正弦函数的电流相位关系，通过扫描偏置电流形成稳定磁通存储回滞；选址电路，用于调节第一约瑟夫森结的临界电流，以改变存储环路的磁通存储回滞大小；读取电路，用于原位读取存储环路的磁通状态。本申请存储环路中第一约瑟夫森结的电流相位关系与正弦函数之间的偏移量可等效于存储环路的电感在形成存储回滞中的作用，如此，可以使超导磁通存储单元摆脱对于因环路电感需求而产生的最小面积限制，从而可以大幅度缩小超导磁通存储单元的面积。
-
Patent Agency Ranking
公开(公告)号：CN114566586A
公开(公告)日：2022-05-31
申请号：CN202210245581.X
申请日：2022-03-09
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种具有NbN SNS约瑟夫森结的超导集成电路及其制作方法，该超导集成电路包括衬底、功能层、第一隔离层、第一配线部、第二配线部、第二隔离层、第一接地层及第二接地层，其中，功能层位于衬底上表面且包括底电极、结势垒层及顶电极，第一隔离层覆盖衬底上表面及功能层显露表面且设有第一接触孔及第二接触孔，第一配线部及第二配线部分别填充第一接触孔及第二接触孔，第二隔离层覆盖第一隔离层上表面及第一配线部和第二配线部显露表面且其中设有第一通孔及第二通孔，第一及第二接地层分别填充第一通孔与第二通孔。本发明通过采用较厚的金属氮化物作为结势垒层，提升了约瑟夫森结单元的临界电流密度，提高了电路的最高工作频率。
-
公开(公告)号：CN111969100B
公开(公告)日：2022-05-17
申请号：CN202010871234.9
申请日：2020-08-26
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种基于TaN的约瑟夫森结及其制备方法，制备方法包括：提供衬底，形成NbN底层膜、金属TaN势垒层以及NbN顶层膜，刻蚀定义底电极和结区，形成隔离层和配线层。本发明通过离子氮化工艺形成金属TaN势垒层，得到SNS结构约瑟夫森结，可以提高势垒层电阻率的稳定性，无需并联电阻，解决了SIS约瑟夫森结磁通噪声及集成度的问题，提高了工艺重复性以及稳定性，势垒层材料的电阻率及厚度等可通过离子氮化时间及功率等参数自由调控，有效避免了S/N界面处绝缘层的形成，表面平整度高及氮化均匀性好，改善了SNS结的特征电压IcRn很小，限制了器件的高频应用的缺陷，有利于高质量NbN SNS约瑟夫森结的研发。
-
公开(公告)号：CN114497113A
公开(公告)日：2022-05-13
申请号：CN202210079909.5
申请日：2022-01-24
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种双层约瑟夫森结的超导集成电路及其制备方法，该超导集成电路包括衬底、逻辑层及信号传输层，其中，逻辑层位于衬底上方，逻辑层包括至少一用于存储和/或运算的下层约瑟夫森结；信号传输层位于逻辑层上方并与逻辑层电连接以对逻辑层的输入输出信号进行传输，信号传输层包括至少一用于约瑟夫森传输线的上层约瑟夫森结。本发明采用双层约瑟夫森结设置，上层约瑟夫森结可无需配置偏置电阻与并联电阻，不仅有利于提高超导集成电路的集成度，还有利于提高超导集成电路的频率，且更小的约瑟夫森传输线集成面积使得上层信号传输层对下层逻辑的布线更加灵活自由。此外，信号传输层还可用于制作无源传输线，进一步提升超导集成电路的集成度。
-
公开(公告)号：CN114152902A
公开(公告)日：2022-03-08
申请号：CN202111467286.0
申请日：2021-12-03
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R33/035
Abstract: 本发明提供一种基于薄膜桥约瑟夫森结的SQUID探针及其使用方法，该结构包括：硅基底，硅基底的一端经过深硅刻蚀技术形成为针尖形状；器件探针端，包括形成在硅基底的针尖形状所在端上的一个第一SQUID；器件抵消端，包括形成在远离器件探针端的一个第二SQUID；第一反馈线圈及第二反馈线圈。SQUID探针结合深硅刻蚀技术将制备在硅基底上的器件探针端设置在硅基底的针尖形状所在端上，可精准控制第一SQUID与硅片尖端边缘的距离，从而提高SQUID与样品表面的磁耦合强度，并且在使用时可将SQUID探针结构与音叉共振结合实现精确的tip‑sample距离控制，从而大幅度提高硅基底上SQUID探针的空间分辨率；另外结合硅基底上集成的第一及第二反馈线圈可以实现探针的多功能测量。
-
公开(公告)号：CN113807043A
公开(公告)日：2021-12-17
申请号：CN202111094822.7
申请日：2021-09-17
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/392 , G06F30/394 , G06F30/396 , G06F30/398
Abstract: 本发明公开了时钟树综合和布局混合优化方法和装置、存储介质和终端，其中方法包括获取所有时钟端口的坐标位置，并获取所有时钟端口的逻辑深度；基于所有时钟端口的逻辑深度对所有时钟端口分组得到多个逻辑深度组，并获取每个逻辑深度组的分割点；基于逻辑深度组的分割点计算主干节点，并连接形成时钟树主轨道；计算逻辑深度组中所有叶节点，并将其连接到时钟树主轨道上；将所有主干节点和所有叶节点转化为虚拟单元，并将所有虚拟单元和待优化电路版图内的所有逻辑门均作为可移动单元得到优化后的电路板图。本发明进一步提升了超导集成电路，尤其是SFQ逻辑中的Bit‑Slice电路结构的时钟树性能和布局效果，为后续电路的布线优化提供了更优化的版图布局。
-
-
-
-
-
-
-
-
-
Search Results
235
records
(took 0.088 seconds)
