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公开(公告)号：CN104750923A
公开(公告)日：2015-07-01
申请号：CN201510136875.9
申请日：2015-03-26
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F17/50
Abstract: 本发明提供一种MOSFET的建模方法，包括步骤：首先，获得模型的源漏寄生电阻；然后，将获得的模型的源漏寄生电阻挂到DC模型上，进行IV/CV特性拟合；最后，当IV/CV特性拟合精度满足要求时，进行S参数的拟合，直至S参数的拟合满足精度要求，建立RF模型，生成模型卡。本发明通过将源漏寄生电阻加入DC模型和射频模型中，可以提高射频模型的建模精度，并且本发明将DC模型和射频模型相结合，可以减少射频模型建模的工作周期。
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公开(公告)号：CN104750922A
公开(公告)日：2015-07-01
申请号：CN201510136732.8
申请日：2015-03-26
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F17/50
Abstract: 本发明提供一种SOI四端口网络及其模型拓扑结构，包括：第一端口、第二端口、第三端口以及第四端口，所述SOI器件进行射频建模时，栅极与所述第一端口连接，漏极与所述第二端口连接，源极与所述第三端口连接，体极与所述第四端口连接。通过SOI四端口网络，可以采用共源、共栅以及共漏电路中任意一种结构进行建模，各个端口根据需要进行电压设置。传统的两端口网络体电极只能接地，本发明的四端口网络体电极可以通过设置，获得不同体电压下的射频特性及噪声特性，使建模过程更加灵活。
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公开(公告)号：CN105895702B
公开(公告)日：2019-09-13
申请号：CN201610236469.4
申请日：2016-04-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L21/336
Abstract: 本发明提供一种N型动态阈值晶体管、制备方法及提高工作电压的方法，包括衬底结构，NMOS器件及PN结器件；PN结器件的P区与NMOS器件的体接触区连接，PN结器件的N区与NMOS器件的栅连接。在P型本征区中进行N型重掺杂分别形成NMOS器件的源、漏区和PN结器件，再进行P型重掺杂形成NMOS器件的体接触区；在沟道区上方依次形成栅氧化层、多晶硅层，对多晶硅层进行N型重掺杂形成栅；通过通孔和金属将NMOS器件的栅和PN结器件的N区相连。本发明通过在栅体连接通路上形成一个反偏PN结，来提升体接触区电压、降低阈值电压、提高驱动电流，实现工作电压的提高，扩展了N型动态阈值晶体管在低功耗电路设计领域的应用价值。
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公开(公告)号：CN105845734B
公开(公告)日：2019-09-13
申请号：CN201610236465.6
申请日：2016-04-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L21/336
Abstract: 本发明提供一种P型动态阈值晶体管、制备方法及提高工作电压的方法，该P型动态阈值晶体管至少包括：衬底结构，位于所述衬底结构上的n个阈值可调结构；所述阈值可调结构至少包含两个PMOS管和两个二极管，两个PMOS管共用体区，所述体区为P型重掺杂区；两个二极管共用P区，并以两个PMOS管共用的体区作为P区；所述第一二极管的P区与所述第一PMOS管的栅连接，所述第二二极管的P区与所述第二PMOS管的栅连接。本发明通过在两个PMOS管的栅体连接通路上各形成一个反偏PN结，来提升体区电压、降低阈值电压、提高驱动电流，实现工作电压的提高，扩展了P型动态阈值晶体管在低功耗电路设计领域的应用价值。
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公开(公告)号：CN105845398B
公开(公告)日：2018-04-17
申请号：CN201610168527.4
申请日：2016-03-23
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01F27/36
Abstract: 本发明提供一种电感屏蔽环包括：平面螺旋电感及屏蔽环；所述平面螺旋电感位于所述屏蔽环中心位置，所述屏蔽环为不连续的金属块组成的环状，所述金属块通过通孔与扩散区连接。本发明提供了一种电感屏蔽环，用于解决现有技术中平面螺旋电感屏蔽环版图占用面积大，电感品质因数低的问题。
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Patent Agency Ranking
公开(公告)号：CN104750923B
公开(公告)日：2017-11-21
申请号：CN201510136875.9
申请日：2015-03-26
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F17/50
Abstract: 本发明提供一种MOSFET的建模方法，包括步骤：首先，获得模型的源漏寄生电阻；然后，将获得的模型的源漏寄生电阻挂到DC模型上，进行IV/CV特性拟合；最后，当IV/CV特性拟合精度满足要求时，进行S参数的拟合，直至S参数的拟合满足精度要求，建立RF模型，生成模型卡。本发明通过将源漏寄生电阻加入DC模型和射频模型中，可以提高射频模型的建模精度，并且本发明将DC模型和射频模型相结合，可以减少射频模型建模的工作周期。
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公开(公告)号：CN105870186A
公开(公告)日：2016-08-17
申请号：CN201610237267.1
申请日：2016-04-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L21/336
Abstract: 本发明提供一种P型动态阈值晶体管、制备方法及提高工作电压的方法，所述P型动态阈值晶体管至少包括：衬底结构，PMOS器件及PN结器件；PN结器件的N区与PMOS器件的体区连接，PN结器件的P区与PMOS器件的栅连接。在N型本征区中进行P型重掺杂分别形成PMOS器件的源、漏区和体区，同时形成PN结器件；在沟道区上方依次形成栅氧化层、多晶硅层，对多晶硅层进行P型重掺杂形成栅；通过通孔和金属将PMOS器件的栅和PN结器件的P区相连。本发明通过在栅体连接通路上形成一个反偏PN结，来提升体区电压、降低阈值电压、提高驱动电流，实现工作电压的提高，扩展了P型动态阈值晶体管在低功耗电路设计领域的应用价值。
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公开(公告)号：CN105845734A
公开(公告)日：2016-08-10
申请号：CN201610236465.6
申请日：2016-04-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L21/336
Abstract: 本发明提供一种P型动态阈值晶体管、制备方法及提高工作电压的方法，该P型动态阈值晶体管至少包括：衬底结构，位于所述衬底结构上的n个阈值可调结构；所述阈值可调结构至少包含两个PMOS管和两个二极管，两个PMOS管共用体区，所述体区为P型重掺杂区；两个二极管共用P区，并以两个PMOS管共用的体区作为P区；所述第一二极管的P区与所述第一PMOS管的栅连接，所述第二二极管的P区与所述第二PMOS管的栅连接。本发明通过在两个PMOS管的栅体连接通路上各形成一个反偏PN结，来提升体区电压、降低阈值电压、提高驱动电流，实现工作电压的提高，扩展了P型动态阈值晶体管在低功耗电路设计领域的应用价值。
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公开(公告)号：CN104409503A
公开(公告)日：2015-03-11
申请号：CN201410674653.8
申请日：2014-11-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L29/06 , H01L29/10 , H01L29/423
CPC classification number: H01L29/78 , H01L29/0684 , H01L29/42356
Abstract: 本发明提出了一种多叉指栅极结构MOSFET的版图设计，包括半导体衬底、第一多叉指栅极结构、第二多叉指栅极结构、体接触区、源区及漏区，体接触区为第一多叉指栅极结构及第二多叉指栅极结构共用。通过采用体接触区公用的方法，可以提高体接触区利用率，降低寄生电容。相比较普通的体接触器件，其有源区的利用率高，在相同总的栅宽条件下，体接触区域面积减小了一半，可以集成度提高。因为中间体区为两侧有源区公用，金属连线所占面积降低，可以降低寄生电容。在不增加布线难度的情况下实现两侧栅极的并联，减小了栅极电阻。在不增加布线难度的情况下实现两侧漏极的并联，减小了漏极电阻。器件版图结构该设计方法在射频电路领域具有一定的应用价值。
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公开(公告)号：CN104362174A
公开(公告)日：2015-02-18
申请号：CN201410675314.1
申请日：2014-11-21
Applicant: 中国科学院上海微系统与信息技术研究所
CPC classification number: H01L29/7831 , H01L29/0684 , H01L29/4232
Abstract: 本发明提出了一种SOI动态阈值晶体管，包括半导体衬底、第一多叉指栅极结构、第二多叉指栅极结构、体接触区、源区、漏区及第一接触孔；栅极通过第一接触孔与体接触区相连接。通过采用体接触区公用的方法，可以提高体接触区利用率，降低寄生电容，同时，采用多边连接的方式，可以实现较低的栅电阻。当器件处于截止状态时，器件阈值较高，泄露电流低，当器件处于开启状态时，由于体效应的影响，器件阈值电压降低，电流增大。因此器件可以具有陡峭的亚阈值斜率和较大的饱和电流，同时，器件工作电压低，十分适用于低功耗应用。采用本发明的设计方法，可以改善寄生电阻电容，在射频应用领域具有一定的应用价值。
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