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公开(公告)号：CN1129863A
公开(公告)日：1996-08-28
申请号：CN95117644.7
申请日：1995-10-24
申请人： 美国电报电话公司
发明人： 查尔斯·雷蒙德·米勒
IPC分类号： H03K19/0175 , G06F13/00
CPC分类号： G11C7/1057 , G11C7/1048 , G11C7/1051 , H03K19/09429
摘要： 这里公开了一个集成电路，其具有包括用来接收数据和传输数据到输出节点以放到总线上的输出驱动器的缓冲器。缓冲器还包括一个上拉控制装置。控制装置能在连接输出节点到预定逻辑电平的第一状态和不连接输出节点到预定逻辑电平的第二状态之间切换。控制逻辑电路连接到上拉控制装置，接收逻辑信号，以控制控制设备的状态。
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公开(公告)号：CN103944553B
公开(公告)日：2017-10-24
申请号：CN201410158958.3
申请日：2014-04-18
申请人： 京东方科技集团股份有限公司 , 成都京东方光电科技有限公司
IPC分类号： H03K19/0175 , G09G3/36
CPC分类号： H03K19/0948 , H03K19/09429
摘要： 本发明公开了一种输出缓冲器、栅极驱动电路及其控制方法，其中输出缓冲器包括第一晶体管和第二晶体管，还包括输入信号控制单元，对输入信号进行控制，得到上拉信号和下拉信号，分别连接到第一晶体管和第二晶体管的输入端。上述输出缓冲器利用输入信号控制单元将一个输入信号分成两个信号，即上拉信号和下拉信号，由于两个信号分别控制，可以使第一晶体管和第二晶体管这两个晶体管不会同时打开，特别是作为缓冲器能够加大移位寄存器的扇出能力，由于缓冲器的宽长比较大，导通电流较大，这样便不会存在电平直接从高到低的直流电流通路，可以大大减少缓冲器的短路电流功耗，进而减少液晶面板的功耗。
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公开(公告)号：CN1305218C
公开(公告)日：2007-03-14
申请号：CN200410036954.4
申请日：2004-04-23
申请人： 恩益禧电子股份有限公司
IPC分类号： H03K19/0175 , H03K19/003 , H03K19/0944
CPC分类号： H03K19/01728 , H03K19/00315 , H03K19/01707 , H03K19/09429
摘要： 本发明提供一种具有容限缓冲电路的半导体装置，在从输出模式切换为输入模式时，使上拉侧的晶体管高速地变为截止状态。该半导体装置具有三态缓冲电路，该三态缓冲电路在输出级至少具有上拉驱动用的第一晶体管(P1)和下拉驱动用的第二晶体管(N1)，当控制信号(EN)表示使能状态时，根据数据信号而使输出成为高电平或低电平，当控制信号(EN)表示禁止状态时，使输出成为高阻抗状态，其特征在于，具有控制单元(120、P6、P7)，该控制单元进行控制，使得当控制信号(EN)从使能状态向禁止状态切换时，加速第一晶体管(P1)从导通状态向截止状态的转变。
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公开(公告)号：CN1258879C
公开(公告)日：2006-06-07
申请号：CN02106949.2
申请日：1995-02-16
申请人： 株式会社东芝
IPC分类号： H03K19/0175
CPC分类号： H03K19/09429 , H03K19/00315 , H03K19/018521
摘要： 本发明提供的输出电路能够作全信号变化输出，同时在连接多个输出的应用场合，即使供给大小不同的电源电位也能防止电源之间电流的流通。其输出级由P沟道和N沟道NOS晶体管P1、N1组成，产生用来驱动二个MOS的晶体管栅极的控制信号的产生装置则由“与非”门、“或非”门NOR1和反相器INV1来构成。输出级的P沟道晶体管P1其源极和栅基在电位上是分隔开的，在此MOS晶体管P1的栅基与栅极之间连接以P沟道MOS晶体管P8的源极、漏极。
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公开(公告)号：CN1540864A
公开(公告)日：2004-10-27
申请号：CN200410036954.4
申请日：2004-04-23
申请人： 恩益禧电子股份有限公司
IPC分类号： H03K19/0175 , H03K19/003 , H03K19/0944
CPC分类号： H03K19/01728 , H03K19/00315 , H03K19/01707 , H03K19/09429
摘要： 本发明提供一种具有容限缓冲电路的半导体装置，在从输出模式切换为输入模式时，使上拉侧的晶体管高速地变为截止状态。该半导体装置具有三态缓冲电路，该三态缓冲电路在输出级至少具有上拉驱动用的第一晶体管(P1)和下拉驱动用的第二晶体管(N1)，当控制信号(EN)表示使能状态时，根据数据信号而使输出成为高电平或低电平，当控制信号(EN)表示禁止状态时，使输出成为高阻抗状态，其特征在于，具有控制单元(120、P6、P7)，该控制单元进行控制，使得当控制信号(EN)从使能状态向禁止状态切换时，加速第一晶体管(P1)从导通状态向截止状态的转变。
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公开(公告)号：CN1095247C
公开(公告)日：2002-11-27
申请号：CN95103204.6
申请日：1995-02-16
申请人： 株式会社东芝
IPC分类号： H03K19/0175 , H03K19/003
CPC分类号： H03K19/09429 , H03K19/00315 , H03K19/018521
摘要： 本发明提供的输出电路能够作全信号变化输出，同时在连接多个输出的应用场合，即使供给大小不同的电源电位也能防止电源之间电流的流通。其输出级由P沟道和N沟道NOS晶体管P1、N1组成，产生用来驱动二个MOS的晶体管栅极的控制信号的产生装置则由″与非″门、″或非″门NOR1和反相器INV1来构成。输出级的P沟道晶体管P1其源极和栅基在电位上是分隔开的，在此MOS晶体管P1的栅基与棚极之间连接以P沟MOS晶体管P8的源极、漏极。
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公开(公告)号：CN1316827A
公开(公告)日：2001-10-10
申请号：CN01111732.X
申请日：2001-03-14
申请人： 夏普株式会社
IPC分类号： H03K19/0175 , H03K19/0185
CPC分类号： H03K19/018521 , H03K19/09429
摘要： 一种电平偏移通过门电路，包括场效应晶体管(M1)，其源极接至信号输入端(IN)，漏极接至信号输出端(OUT)。负载(R)接在场效应晶体管(M1)的漏极与电源线(vdd)之间，控制装置(1)的使能输入端(EN)接收信号使通过门电路使能或禁止。当门电路使能时，控制装置控制场效应晶体管(M1)与负载(R)，使输入逻辑低电平基本上不变地通过，而相对低的输入高电平被偏移至接近电源电压的较高输出逻辑高电平。通过门电路被禁止时，场效应晶体管(M1)截止，使输入(IN)与输出(OUT)端隔离，呈现高阻抗态。反之，在禁止时，输出(OUT)默认某一预定态(如逻辑低、逻辑高或高阻抗)。
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公开(公告)号：CN1212435A
公开(公告)日：1999-03-31
申请号：CN98109668.9
申请日：1998-06-05
申请人： 冲电气工业株式会社
发明人： 川越政邦
IPC分类号： G11C11/34
CPC分类号： H03K19/09429
摘要： 三态逻辑门电路,最好包括:选择输出电源电压或地电位的第一反相器电路;选择输出第一反相器电路的输出或提升电源电压的第二反相器电路;连接在第一和第二反相器电路间的电阻。因此,该三态逻辑门电路可避免闩锁。
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公开(公告)号：CN103107808B
公开(公告)日：2017-04-12
申请号：CN201210459055.X
申请日：2012-11-14
申请人： 阿尔特拉公司
CPC分类号： H03K5/1565 , H03K19/018592 , H03K19/09429
摘要： 本发明为占空比失真校正电路系统，提供一种具有时钟产生和分配电路系统的集成电路。集成电路可以包括被配置为产生作为彼此延迟版本的多个时钟信号的锁相环。可以使用串联连接的时钟缓冲器块将时钟信号分配到集成电路上的各个区域。每一个缓冲器块可以包括并联耦合的缓冲器电路双向对。每一个缓冲器电路可以具有被配置为接收输入时钟信号的第一输入端，输出端，在所述输出端提供输入时钟信号的校正版本（例如，输出端，在该输出端提供具有期望占空比的输出时钟信号），第二输入端，其接收用于设定针对输出时钟信号的期望占空比的第一延迟时钟信号；以及第三输入端，其接收至少在第一延迟时钟信号升高时处于高的第二延迟时钟信号。
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公开(公告)号：CN103107808A
公开(公告)日：2013-05-15
申请号：CN201210459055.X
申请日：2012-11-14
申请人： 阿尔特拉公司
CPC分类号： H03K5/1565 , H03K19/018592 , H03K19/09429
摘要： 本发明为占空比失真校正电路系统，提供一种具有时钟产生和分配电路系统的集成电路。集成电路可以包括被配置为产生作为彼此延迟版本的多个时钟信号的锁相环。可以使用串联连接的时钟缓冲器块将时钟信号分配到集成电路上的各个区域。每一个缓冲器块可以包括并联耦合的缓冲器电路双向对。每一个缓冲器电路可以具有被配置为接收输入时钟信号的第一输入端，输出端，在所述输出端提供输入时钟信号的校正版本（例如，输出端，在该输出端提供具有期望占空比的输出时钟信号），第二输入端，其接收用于设定针对输出时钟信号的期望占空比的第一延迟时钟信号；以及第三输入端，其接收至少在第一延迟时钟信号升高时处于高的第二延迟时钟信号。
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