公开(公告)号：CN107395192A

公开(公告)日：2017-11-24

申请号：CN201710662932.6

申请日：2017-08-04

申请人： 尚睿微电子(上海)有限公司

发明人： 王鑫 ,  苏强 ,  彭振飞

IPC分类号： H03K19/0175 ,  H03K19/018 ,  H03K19/0185

CPC分类号： H03K19/017509 ,  H03K19/01759 ,  H03K19/01806 ,  H03K19/01843 ,  H03K19/018507 ,  H03K19/018592

摘要： 本发明公开了一种双向接口电路，包括第一传输电路、第二传输电路、第一驱动电路及第三传输电路；在使能信号为第一电平状态时，所述第一传输电路对接收的第一信号延时反相后输出第二信号，所述第二传输电路对接收的所述第一信号延时反相后输出第三信号，所述第一驱动电路，接收所述第二信号和第三信号，并基于所述第二信号和所述第三信号在双向端口输出第四信号；在使能信号为第二电平状态时，所述第三传输电路从所述双向端口接收第五信号，并基于所述第五信号输出第六信号。

公开(公告)号：CN103107808B

公开(公告)日：2017-04-12

申请号：CN201210459055.X

申请日：2012-11-14

申请人： 阿尔特拉公司

发明人： J·H·布依 ,  L·H·邱 ,  K·阮 ,  C·宋 ,  K·C·辛

IPC分类号： H03L7/085 ,  H03L7/183

CPC分类号： H03K5/1565 ,  H03K19/018592 ,  H03K19/09429

摘要： 本发明为占空比失真校正电路系统，提供一种具有时钟产生和分配电路系统的集成电路。集成电路可以包括被配置为产生作为彼此延迟版本的多个时钟信号的锁相环。可以使用串联连接的时钟缓冲器块将时钟信号分配到集成电路上的各个区域。每一个缓冲器块可以包括并联耦合的缓冲器电路双向对。每一个缓冲器电路可以具有被配置为接收输入时钟信号的第一输入端，输出端，在所述输出端提供输入时钟信号的校正版本（例如，输出端，在该输出端提供具有期望占空比的输出时钟信号），第二输入端，其接收用于设定针对输出时钟信号的期望占空比的第一延迟时钟信号；以及第三输入端，其接收至少在第一延迟时钟信号升高时处于高的第二延迟时钟信号。

公开(公告)号：CN103107808A

公开(公告)日：2013-05-15

申请号：CN201210459055.X

申请日：2012-11-14

申请人： 阿尔特拉公司

发明人： J·H·布依 ,  L·H·邱 ,  K·阮 ,  C·宋 ,  K·C·辛

IPC分类号： H03L7/085 ,  H03L7/183

CPC分类号： H03K5/1565 ,  H03K19/018592 ,  H03K19/09429

摘要： 本发明为占空比失真校正电路系统，提供一种具有时钟产生和分配电路系统的集成电路。集成电路可以包括被配置为产生作为彼此延迟版本的多个时钟信号的锁相环。可以使用串联连接的时钟缓冲器块将时钟信号分配到集成电路上的各个区域。每一个缓冲器块可以包括并联耦合的缓冲器电路双向对。每一个缓冲器电路可以具有被配置为接收输入时钟信号的第一输入端，输出端，在所述输出端提供输入时钟信号的校正版本（例如，输出端，在该输出端提供具有期望占空比的输出时钟信号），第二输入端，其接收用于设定针对输出时钟信号的期望占空比的第一延迟时钟信号；以及第三输入端，其接收至少在第一延迟时钟信号升高时处于高的第二延迟时钟信号。

公开(公告)号：CN101154944B

公开(公告)日：2011-10-05

申请号：CN200710161941.3

申请日：2007-09-26

申请人： 联发科技股份有限公司

发明人： 饶哲源

IPC分类号： H03K19/0175 ,  H03K19/0185

CPC分类号： H03K19/018592 ,  H03K19/0005 ,  H04L5/1461 ,  H04L25/0278

摘要： 本发明涉及执行驱动及接收操作的输入输出缓冲器及双向式缓冲器。双向式缓冲器包含驱动器、接收器及电路系统。电路系统配置为选择驱动模式以响应检测到第一状态；电路系统配置为选择接收模式以响应检测到第二状态。驱动模式具有第一阻抗且接收模式具有第二阻抗。第二阻抗是部分由驱动器所提供。无论在驱动模式或接收模式下，本发明揭示的输入输出缓冲器中的驱动器及接收器均可共享彼此的阻抗。由于驱动器及接收器可有效地使用及共享电路，因此相较于先前技术，本发明提供的缓冲器的面积较小。

公开(公告)号：CN100395739C

公开(公告)日：2008-06-18

申请号：CN200410077630.5

申请日：2004-12-17

申请人： 鸿富锦精密工业(深圳)有限公司 ,  鸿海精密工业股份有限公司

发明人： 张正国

IPC分类号： G06F13/38

CPC分类号： H03K19/018592

摘要： 一种信号转换电路包括：一电位转换电路，其第一输入端连接I2C总线的资料信号线，输出端连接RS232接口的接收引脚；一电源电路，其输入端连接RS232接口的请求发送引脚及电源引脚，输出端连接电位转换电路的第二输入端；一信号分离电路，其输入端连接RS232接口的信号输出引脚；一信号修正电路，其第一输入端连接信号分离电路的第一输出端，第二输入端连接电源电路的输出端，控制端连接RS232接口的请求发送引脚；一箝位电路，其第一输入端连接信号分离电路的第二输出端，第二输入端连接信号修正电路的输出端，第一输出端和第二输出端分别连接I2C总线的资料信号线和时钟信号线。该信号转换电路可进行RS232信号与I2C信号的双向转换，结构简单，并不需外加电源，可节省成本。

公开(公告)号：CN101755385B

公开(公告)日：2013-07-10

申请号：CN200880100175.2

申请日：2008-07-29

申请人： 高通股份有限公司

发明人： 阿布希克·古普塔 ,  瓦伊什纳芙·斯里尼瓦斯 ,  维韦克·莫汉

IPC分类号： H03K19/003

CPC分类号： H03K19/018592 ,  H03K19/00384

摘要： 本发明呈现用于电压容限浮动N阱电路的方法及设备。本发明呈现一种用于减少由输入电压引起的泄漏电流的设备，所述设备包括第一晶体管，所述第一晶体管具有耦合到正电压供应的源极及耦合到浮动节点的漏极。所述设备可进一步包括耦合到负电压供应及所述第一晶体管的可控制下拉路径，其中所述可控制下拉路径经配置以在第一状态期间接通所述第一晶体管并上拉所述浮动节点。所述设备可进一步包括第二晶体管，所述第二晶体管具有耦合到所述第一晶体管的栅极的源极及耦合到所述浮动节点的漏极，其中所述第二晶体管经配置以在第二状态期间将所述浮动节点置于浮动电位下。

公开(公告)号：CN102655407A

公开(公告)日：2012-09-05

申请号：CN201210047938.X

申请日：2012-02-27

申请人： NXP股份有限公司

发明人： 安德里亚斯·J·科尔曼 ,  斯特芬·罗得

IPC分类号： H03K19/0175

CPC分类号： H03K19/018507 ,  H03K19/018592

摘要： 本发明为双向输入/输出电路。一种电平位移器件和方法，其允许在输入/输出(I/O)端口之间传送信号。一种这样的器件包括第一输出驱动器，所述第一输出驱动器响应于第一控制信号驱动第一I/O端口。第二输出驱动器响应于第二控制信号驱动第二I/O端口。第一比较器电路响应于第一参考电压和第一I/O端口处的电压产生第二控制信号。限制器电路通过限制电压来限制第二驱动器对第二I/O端口的驱动，其中在第一信号电压范围上，所述限制电压对第二I/O端口作出响应，以及在第二信号电压范围上，将所述限制电压约束为设定值。电压参考值发生电路产生第二参考电压。第二比较器电路响应于第二参考电压与第二I/O端口之间而产生第一控制信号。

公开(公告)号：CN1780148B

公开(公告)日：2011-08-17

申请号：CN200510116079.5

申请日：2005-10-28

申请人： 冲电气工业株式会社

发明人： 竹村崇 ,  新井健嗣

IPC分类号： H03K19/0175 ,  H03K19/0185

CPC分类号： H03K19/018592 ,  H03K19/0013 ,  H03K19/00315

摘要： 提供一种可以防止增大功耗的输入输出电路以及半导体输入输出装置。三态输出电路(输入输出电路)1具有：P-MOS晶体管65，基于允许信号oe来驱动输出接点PADo；P-MOS晶体管64，用于控制连接在P-MOS晶体管65栅极上的节点pg的电位；单触发脉冲发生电路10，在允许信号oe的信号电平发生了转变时，输出规定时间宽度的脉冲信号oe5和-oe5；以及，偏置电路30，在输出脉冲信号oe5和-oe5期间，产生用于控制P-MOS晶体管64的偏置电压Vbias，并将偏置电压Vbias施加到P-MOS晶体管64的栅极。

公开(公告)号：CN1452242A

公开(公告)日：2003-10-29

申请号：CN03108182.7

申请日：2003-03-31

申请人： 三星电子株式会社

发明人： 宋镐永 ,  张星珍

IPC分类号： H01L23/50 ,  H01L23/52 ,  H01L27/00

CPC分类号： H04L25/0278 ,  H03K19/018592

摘要： 本发明提供了一种半导体集成电路中的芯片端接装置及其控制方法。芯片端接装置可安装在半导体集成电路中，所述集成电路包括：借助焊点向外部输出数据的输出驱动器，以及借助焊点从外部接收数据的数据输入电路。芯片端接装置包括：芯片端接器件，它至少包括一个与焊点电连接的端接电阻器；以及端接器件控制电路，用以响应能启用或禁用数据输出电路的输出起动信号来接通或断开芯片端接器件，其中端接器件控制电路是在数据输出电路起动的情况下断开芯片端接器件。由此，芯片端接装置由输出起动信号来控制，这就减少了时间损失，并能使系统高速工作。

公开(公告)号：CN1108017A

公开(公告)日：1995-09-06

申请号：CN94119214.8

申请日：1994-12-23

申请人： 川崎制铁株式会社

发明人： 小林健一郎 ,  计田日清

IPC分类号： H03K19/0185 ,  H01L27/085

CPC分类号： G05F3/24 ,  G05F1/465 ,  H03K19/00315 ,  H03K19/018592

摘要： 一种双向缓冲电路包括：一个其背栅极被连接到一个压焊盘的第2P沟晶体管，一个配置于该第2P沟晶体管的一个栅极和该压焊盘之间、其背栅极与该压焊盘相连的第3P沟晶体管，以及一个第1N沟晶体管和一个第5N沟晶体管，它们的栅极连接到一个电源。结果可以在不增加任何工艺步骤的情况下制造出一种输出缓冲电路、一种输入缓冲电路和一种双向缓冲电路，其中只结合一个单一的电源并且可允许把一个高于电源电压的电压加到共同的总线上。