公开(公告)号：CN117858502A

公开(公告)日：2024-04-09

申请号：CN202310532644.4

申请日：2023-05-11

申请人： 爱思开海力士有限公司

发明人： 金宰浩

IPC分类号： H10B20/00

摘要： 本申请涉及半导体装置和制造该半导体装置的方法。一种半导体装置包括：源极结构，其包括单元区域和边缘区域；层叠物，其位于源极结构的边缘区域上；栅极结构，其位于源极结构的单元区域上；沟道结构，其通过延伸穿过栅极结构来连接到源极结构的单元区域；以及只读存储器区域。

公开(公告)号：CN117015242A

公开(公告)日：2023-11-07

申请号：CN202310089586.2

申请日：2023-02-02

申请人： 南亚科技股份有限公司

发明人： 杨宬苓

IPC分类号： H10B20/00 ,  H01L21/027 ,  H01L21/308

摘要： 本公开提供一种存储器元件的制备方法。其步骤包括提供半导体基底，该存储器基底包括主动区，主动区设置在半导体基底上或是在半导体基底中；将图案化光刻胶层设置半导体基底上；移除半导体基底经由图案化光刻胶层而暴露的第一部分，以形成第一沟槽；移除图案化光刻胶层；形成第一绝缘组件在第一沟槽内；将能量可分解遮罩设置在半导体基底以及第一绝缘组件上；以电磁辐射照射能量可分解遮罩的一部分；移除以电磁辐射照射的能量分解遮罩的部分，以形成图案化能量可分解遮罩；移除半导体基底经由图案化能量可分解遮罩而暴露的第二部分，以形成第二沟槽；移除图案化能量可分解遮罩；以及形成第二绝缘组件在第二沟槽内。

公开(公告)号：CN116581025A

公开(公告)日：2023-08-11

申请号：CN202310738765.4

申请日：2023-06-19

申请人： 长鑫存储技术有限公司

发明人： 冯大伟 ,  高展 ,  张瑜 ,  刘海龙

IPC分类号： H01L21/3065 ,  H01L21/308 ,  H10B12/00 ,  H10B10/00 ,  H10B20/00 ,  H10B41/00 ,  H10B43/00 ,  H10B51/00 ,  H10B53/00 ,  H10B61/00 ,  H10B63/00 ,  H10B69/00

摘要： 本公开实施例提供一种半导体结构的制造方法，包括：提供基底，基底横跨相邻接的阵列区和外围区；在阵列区以及外围区的基底上形成第一掩膜层，其中，位于阵列区的第一掩膜层内具有多个开口，开口贯穿第一掩膜层；形成填充层，填充层覆盖第一掩膜层的顶面，且填充满开口；形成第二掩膜层，第二掩膜层位于外围区的填充层上；采用第一刻蚀工艺，在第一偏置功率条件下，去除阵列区中高于第一掩膜层顶面的填充层；采用第二刻蚀工艺，在第二偏置功率条件下，去除阵列区中剩余的填充层；其中，第一偏置功率大于第二偏置功率。本公开实施例至少有利于提高形成的半导体结构的性能及良率。

公开(公告)号：CN111446236B

公开(公告)日：2023-08-08

申请号：CN201910040754.2

申请日：2019-01-16

申请人： 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

发明人： 马晓媛 ,  姜敏 ,  刘晶 ,  黄珊 ,  李智

IPC分类号： H01L27/02 ,  H10B20/00

摘要： 一种带状单元版图及存储器版图、带状单元结构及存储器，带状单元版图包括：第一版图，包括两个平行排列的条形有源区图形和至少一个有源连接区图形，有源区图形的延伸方向为第一方向，与第一方向相垂直的为第二方向，有源连接区图形位于两个有源区图形之间；第二版图，包括多个间隔设置的栅极图形，沿第二方向横跨两个有源区图形且沿第一方向平行排列，相邻两条栅极图形呈镜像对称；其中，每一个有源连接区图形位于相邻两条栅极图形之间。本发明一方面改善了栅极图形的形状一致性，并降低了栅极图形总面积和单根栅极图形的面积，从而提高栅极层的寄生负载均一性、减低寄生负载，进而在减小存储器整体版图尺寸的同时，提高所形成存储器的性能。

公开(公告)号：CN116486855A

公开(公告)日：2023-07-25

申请号：CN202211044122.1

申请日：2022-08-30

申请人： 爱思开海力士有限公司

发明人： 达里奥·梅尔奇奥尼

IPC分类号： G11C7/10 ,  G11C5/06 ,  G11C5/02 ,  H10B20/00

摘要： 本申请提供了一种掩模只读存储器装置。单晶体管存储器单元以行和列布置。每条字线与相应行相关联。每条位线与相应列相关联。每条第一参考线在第一阶段选择性地提供第一电位并在第二阶段选择性地提供第二电位。每条第二参考线在第一读取阶段选择性地提供第二电位并在第二阶段选择性地提供第一电位。每个存储器单元具有联接到字线的栅极、联接到位线的漏极以及浮置、接地或联接到第一参考线和第二参考线之中的一个的源极端子。在存储器单元的读取操作期间读取第一至第四逻辑值中的一个。

公开(公告)号：CN116438936A

公开(公告)日：2023-07-14

申请号：CN202180068242.2

申请日：2021-09-10

申请人： 国际商业机器公司

发明人： 山下典洪

IPC分类号： H10B20/00

摘要： 提供了一种只读存储器(ROM)设备。该ROM设备包括具有多个竖直传输场效应晶体管(VFET)的衬底。该ROM设备还包括设置在每个VFET上的未激活半导体层。未激活的半导体层包括基本上未被激活的注入掺杂剂。

公开(公告)号：CN116113238A

公开(公告)日：2023-05-12

申请号：CN202111085199.9

申请日：2021-09-16

申请人： 联华电子股份有限公司

发明人： 李国兴 ,  吴建良 ,  林文凯 ,  叶德炜 ,  薛胜元 ,  白启宏

IPC分类号： H10B20/25 ,  H10B20/00

摘要： 本发明公开一种半导体存储器结构及其制作方法，其中该半导体存储器结构，包含基底，具有晶体管形成区和靠近晶体管形成区的电容形成区；晶体管，设置于晶体管形成区内的基底上；电容，设置在电容形成区域内并且电连接到晶体管；第一层间介电层，覆盖晶体管形成区与电容形成区，其中第一层间介电层围绕晶体管的金属栅极与电容的下电极板；以及盖层，位于第一层间介电层上，其中，盖层在晶体管形成区内具有第一厚度并且在电容形成区内具有第二厚度，其中，第一厚度大于第二厚度，盖层在电容形成区域内充当电容的电容介电层。

公开(公告)号：CN111883554B

公开(公告)日：2024-06-11

申请号：CN201911089598.5

申请日：2019-11-08

申请人： 爱思开海力士有限公司

发明人： 柳明述

IPC分类号： H10B61/00 ,  H10B63/10 ,  H10B51/20 ,  H10B20/00 ,  H01L23/528

摘要： 提供了一种电子设备。一种半导体存储器包括：在第一方向上延伸的第一列线；在第二方向上延伸的第一行线；位于第一行线与第一列线之间的第一存储单元；电连接至第一列线的第二列线；在第二方向上延伸的第二行线；位于第二行线与第二列线之间的第二存储单元。第一列线和第二列线可以在第三方向上彼此重叠。在第一区域中，第二行线上的电流路径比第二区域中第二行线上的电流路径短。属于第一区域的第二列线与第一列线的重叠率可以比属于第二区域的第二列线与另一个第一列线的重叠率小。

公开(公告)号：CN117881176A

公开(公告)日：2024-04-12

申请号：CN202211214599.X

申请日：2022-09-30

申请人： 华为技术有限公司

发明人： 钱航

IPC分类号： H10B12/00 ,  H10B10/00 ,  H10B53/30 ,  H10B53/20 ,  H01L27/06 ,  H10B20/00

摘要： 本申请实施例提供一种存储阵列。涉及半导体存储技术领域。该存储阵列实现存储密度提升。存储阵列包括衬底和位于衬底上的多个存储层、多个第一电极线和多个第二电极线，存储层包括多个存储单元，存储单元包括存储功能层和选通功能层；每个第一电极线垂直衬底且贯穿多个存储层，每个存储层中，存储功能层环绕第一电极线，选通功能层环绕存储功能层；每个存储层中的多个第二电极线沿第一方向间隔排布，且相邻两个第二电极线之间电隔离，每个第二电极线平行衬底，多个存储单元的第二功能层被同一第二电极线包覆，第一方向平行于衬底。制备该存储阵列时，不需要重复单层工艺实现多层堆叠，而是可以同时制得多层存储层。

公开(公告)号：CN117412594A

公开(公告)日：2024-01-16

申请号：CN202211083100.6

申请日：2022-09-06

申请人： 南亚科技股份有限公司

发明人： 张锦标

IPC分类号： H10B20/00 ,  H10B69/00 ,  H01L23/525 ,  G11C17/16

摘要： 本发明提供一种存储器元件及形成存储器元件的方法。存储器元件包括半导体基板、隔离结构以及反熔丝结构。隔离结构位于半导体基板中。反熔丝结构位于隔离结构中，反熔丝结构包括第一电极与第二电极。第二电极邻接第一电极，其中第一电极的顶面与第二电极的顶面皆在半导体基板的顶面下方。借此，可以减少存储器元件的尺寸且可以简化存储器元件的制造工艺。