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公开(公告)号：CN118524697A
公开(公告)日：2024-08-20
申请号：CN202310135250.5
申请日：2023-02-17
申请人： 中芯国际集成电路制造(上海)有限公司
发明人： 吴轶超
IPC分类号： H10B10/00 , G03F1/00 , H01L23/528
摘要： 一种半导体结构及掩膜版版图，结构包括：基底，包括沿第一方向相邻且间隔的第一区和第二区，第一区的基底上形成有沿第一方向延伸且沿第二方向平行排列的多个第一金属线，第二区的基底上形成有沿第一方向延伸且沿第二方向平行排列的多个第二金属线，第一金属线与第二金属线在第二方向上错开，第一方向垂直于第二方向；第一通孔互连结构，位于第一金属线顶部并与第一金属线电连接；第二通孔互连结构，位于第二金属线顶部并与第二金属线电连接；互连层，位于第一区和第二区的间隔处的上方，并沿第一方向延伸至第一通孔互连结构顶部和第二通孔互连结构顶部，且与对应的第一通孔互连结构和第二通孔互连结构电连接。本发明提高半导体结构的利用效率。
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公开(公告)号：CN118522325A
公开(公告)日：2024-08-20
申请号：CN202310881747.1
申请日：2023-07-18
申请人： 南亚科技股份有限公司
发明人： 王国强
IPC分类号： G11C11/4074 , H10B10/00 , G11C5/14 , G11C5/02
摘要： 本公开提供一种半导体元件以及其制备方法。该半导体元件包括一存储器单元阵列、一存储器接口、一第一周围电路以及一第二周围电路。该第一周围电路支援一第一存储器协定，且第二周围电路支援一第二存储器协定，该第二存储器协定不同于该第一存储器协定。该第一周围电路与该第二周围电路共用该存储器单元阵列与该存储器接口。
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公开(公告)号：CN118488703A
公开(公告)日：2024-08-13
申请号：CN202310126414.8
申请日：2023-02-10
申请人： 长江存储科技有限责任公司
IPC分类号： H10B10/00
摘要： 本申请实施例公开了一种半导体器件及其制作方法、静态随机存储器、存储系统。所述方法包括：提供堆叠层，所述堆叠层包括交替堆叠的栅极层、第一绝缘层、层间牺牲层和第二绝缘层，所述堆叠层包括核心区和台阶区；在所述核心区形成沟道结构，所述沟道结构包括贯穿所述堆叠层的沟道层；将所述层间牺牲层置换为导电结构，且所述导电结构与所述沟道层连接。本申请实施例能够减小半导体器件的体积，提高存储器的存储密度。
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公开(公告)号：CN118471981A
公开(公告)日：2024-08-09
申请号：CN202311363294.X
申请日：2023-10-19
申请人： IMEC 非营利协会
IPC分类号： H01L27/092 , H01L21/8238 , H10B10/00
摘要： 本公开涉及一种半导体器件结构。该器件结构包括第一和第二FET，每一者包括相应的S/D结构、相应的沟道结构和相应的栅极结构。每一S/D结构包括S/D主体和从S/D主体横向突出的一组垂直间隔开的S/D叉齿。第一和第二FET的S/D叉齿在相反的横向方向上延伸。每一栅极结构包括栅极主体和从栅极主体横向突出到相应沟道结构的沟道层之间的空间中的一组栅极叉齿。第一和第二FET的栅极叉齿在相反的横向方向上延伸。此外，第一FET的栅极叉齿和S/D叉齿在相反的横向方向上延伸，并且第二FET的栅极叉齿和S/D叉齿在相反横向方向上延伸。第一FET器件的S/D主体被布置在第二FET器件的各S/D主体之间，并且第二FET器件的S/D主体被布置在第一FET器件的各S/D主体之间。
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公开(公告)号：CN112837731B
公开(公告)日：2024-08-06
申请号：CN202011636261.4
申请日：2020-12-31
申请人： 中国科学院上海微系统与信息技术研究所 , 上海华力微电子有限公司
IPC分类号： G11C11/412 , G11C11/417 , H10B10/00
摘要： 本发明提供了一种存算复用的静态存储单元，输入信号配置可以选自于存储器配置和比较器配置中的任意一种。通过复用一部分晶体管，通过更小的电路面积做到了比较器和存储器的存算复用，提高了存算一体系统的数据处理能力。
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公开(公告)号：CN118434123A
公开(公告)日：2024-08-02
申请号：CN202410509291.0
申请日：2024-04-25
申请人： 中国科学院微电子研究所
IPC分类号： H10B10/00
摘要： 本发明提供一种静态随机存取存储器及其制造方法，应用于半导体场效应管存储器架构技术领域，所述静态随机存取存储器由下到上依次包括：衬底、逻辑控制电路，以及多个隔离层和由多个存储单元组成的存储层；多个所述隔离层和所述存储层之间互相堆叠，堆叠在最下方的隔离层沉积在制备有所述逻辑控制电路的衬底的上表面；所述存储层的存储单元制备在所述隔离层上表面。该静态随机存取存储器，在制备有逻辑控制电路的衬底的基础上，堆叠隔离层和具有存储单元的存储层，能够在一定的芯片面积的基础上，提高静态随机存取存储器的存储密度，实现高效的存储单元集成。
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公开(公告)号：CN118382285A
公开(公告)日：2024-07-23
申请号：CN202410390209.7
申请日：2024-04-01
申请人： 上海华力集成电路制造有限公司
IPC分类号： H10B10/00 , H01L21/28 , H01L29/423
摘要： 本发明提供一种降低SRAM泄漏电流的方法，提供SRAM的版图，版图包括NMOS图形、PMOS图形、以及用于定义出NMOS图形位置的标记层图形；利用标记层图形将NMOS图形的区域形成到第一栅氧化层光罩上，从而得到第二栅氧化层光罩；在器件制造工艺中的栅氧化层形成后，在栅氧化层上形成光刻胶层，利用第二栅氧化层光罩打开光刻胶层，使得NMOS区域上的光刻胶层保留，其他区域上的栅氧化层裸露；刻蚀裸露的栅氧化层至所需厚度。本发明无需修改原始数据，无需新增光罩，即可通过栅氧化层光罩实现NMOS管区域的栅氧化层厚度调整。
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公开(公告)号：CN110880507B
公开(公告)日：2024-07-09
申请号：CN201811032485.7
申请日：2018-09-05
申请人： 长鑫存储技术有限公司
发明人： 朱梦娜
摘要： 本发明提供了一种半导体存储器及其形成方法。半导体存储器中其有源区的端部中形成有第二掺杂区，从而使位线能够从有源区的端部连接第二掺杂区，并且可以实现位线掩埋于衬底中并利用沟槽隔离结构隔离相邻的位线，从而可改善相邻的位线之间发生电容耦合的现象；同时，使位线掩埋在衬底中，相应的可缓解位线与形成在衬底之上的字线之间的寄生电容，进而提高半导体存储器的器件性能。此外，可同时制备存储阵列区中字线和周边晶体管的栅极导电层，节省工艺流程。
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公开(公告)号：CN118284032A
公开(公告)日：2024-07-02
申请号：CN202410272412.4
申请日：2024-03-11
申请人： 台湾积体电路制造股份有限公司
摘要： 一种存储器单元包括在第一方向上纵向延伸的第一有源区和第二有源区，以及沿第一方向从第一到第四按顺序排列的第一、第二、第三和第四栅极结构。第一、第二、第三和第四栅极结构中的每个在垂直于第一方向的第二方向上纵向延伸。第一、第二、第三和第四栅极结构被配置为在形成存储器单元的写入端口的第一、第二、第三、第四、第五和第六晶体管时接合第一和第二有源区。存储器单元还包括第五栅极结构，第五栅极结构被配置为在形成存储器单元的读取端口的第七晶体管时接合第二有源区。本申请的实施例还提供了一种半导体器件及存储器阵列。
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公开(公告)号：CN118284029A
公开(公告)日：2024-07-02
申请号：CN202410267900.6
申请日：2024-03-08
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H10B10/00 , H01L23/528
摘要： 本申请的实施例提供了一种半导体结构，包括存储器单元、被配置为向存储器单元提供逻辑功能的一个或多个逻辑单元、以及设置在存储器单元和一个或更多个逻辑单元上方的互连结构。互连结构包括位于互连结构的相同金属线层中的位线、反位线、第一电压线和第二电压线。位线和反位线中的至少一个从一个或多个逻辑单元的边界内部延伸到存储器单元的边界内。第一电压线和第二电压线中的至少一个从一个或多个逻辑单元的边界内部延伸到存储器单元的边界内。
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