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公开(公告)号：CN118870814A
公开(公告)日：2024-10-29
申请号：CN202310450448.2
申请日：2023-04-23
申请人： 长鑫存储技术有限公司
发明人： 侯闯明
摘要： 本公开提供一种反熔丝存储结构及其操作方法、反熔丝存储阵列结构及其操作方法、存储器。反熔丝存储结构包括：包括沿第一方向上依次排布的第一部分、第二部分、第三部分、第四部分和第五部分的有源区；设置在有源区上的第一反熔丝结构、第二反熔丝结构和选择晶体管，第一反熔丝结构包括与第一部分交叠的第一反熔丝栅极，第二反熔丝结构包括与第五部分交叠的第二反熔丝栅极，选择晶体管包括与第三部分交叠的选择栅极；沿第二方向间隔排布的第一位线和第二位线，第一位线与第四部分电连接，第二位线与第二部分电连接。本公开实施例至少有利于降低反熔丝存储结构的布局面积。
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公开(公告)号：CN118413992A
公开(公告)日：2024-07-30
申请号：CN202410401132.9
申请日：2024-04-03
申请人： 台湾积体电路制造股份有限公司
发明人： 林谷峰
IPC分类号： H10B20/00 , H01L23/528
摘要： 一种只读存储器(ROM)器件包括互补场效应晶体管(CFET)器件，该CFET器件具有第一类型的第一半导体器件和与第一类型不同的第二类型的第二半导体器件。第二半导体器件在第一半导体器件上方或下方。第一字线电耦合到第一半导体器件的栅极。第二字线电耦合到第二半导体器件的栅极。至少一个位线电耦合到第一半导体器件的第一源极/漏极或第二半导体器件的第一源极/漏极中的至少一个。本申请的实施例还提供了操作存储器器件的方法。
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公开(公告)号：CN116844608A
公开(公告)日：2023-10-03
申请号：CN202310794944.X
申请日：2018-12-28
申请人： 意法半导体股份有限公司 , 意法半导体国际有限公司
IPC分类号： G11C16/04 , G11C16/10 , G11C17/12 , G11C17/18 , G11C29/00 , H10B20/00 , H10B41/10 , H10B41/60
摘要： 本文公开了用于存储器单元的方法及其电路结构。根据本文中讨论的原理，提供EEPROM单元，并且然后在测试代码之后，使用完全相同的架构、晶体管、存储器单元和布局来将EEPROM单元转换成只读存储器(“ROM”)单元。这种转换是在完全相同的集成电路管芯上使用相同的布局、设计和定时来完成的，其中只需对存储器阵列中的上部层级掩模进行单次改变。在一个实施例中，掩模改变是将金属1连接到多晶硅的过孔掩模。这允许灵活地将编程代码存储为非易失性存储器代码，并且然后在由客户选择时在测试之后，来自可以写入只读代码的代码的一些或全部代码存储在由相同的晶体管组成并且具有相同的布局的ROM单元中。
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公开(公告)号：CN116489994A
公开(公告)日：2023-07-25
申请号：CN202210187660.X
申请日：2022-02-28
申请人： 亿而得微电子股份有限公司
摘要： 本发明公开一种小面积侧边电容只读存储器元件及其阵列与操作方法，此小面积侧边电容只读存储器元件是在半导体基底内嵌有场效晶体管，场效晶体管包括第一介电层与叠设于第一介电层上方的第一导电闸极，第一导电闸极的侧边延伸至第二介电层上方与第二导电闸极连接而产生电容效应，此第二导电闸极具有以条状部连接的多个指状部。以此，本发明可以最小的布局面积产生最高的电容值，从而可缩小只读存储器整体面积，并达到高效率的读写。
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公开(公告)号：CN116322045A
公开(公告)日：2023-06-23
申请号：CN202310475976.3
申请日：2023-04-27
申请人： 上海华虹宏力半导体制造有限公司
发明人： 张博
IPC分类号： H10B20/00 , H01L23/528 , H10B99/00 , H01L21/8234
摘要： 一种一次可编程复位存储阵列及其形成方法，其中方法包括：提供衬底，衬底包括基底和有源区；在有源区上形成字线栅结构，字线栅结构包括若干第一注入部、第二注入部和无注入部；在有源区内形成源漏掺杂层；在第一注入部内形成第一注入层，第一注入层内具有第一离子；在第二注入部内形成第二注入层，第二注入层内具有第二离子，第一离子和第二离子的电学类型不同。由于第一离子和第二离子对晶体管结构的阈值电压调节程度不同，因此第一注入层和第二注入层的调节能够表征2种数据信息，加上无注入部也能够表征1种数据信息，使得一次可编程复位存储阵列中一个存储单元具有3种数据信息的存储选择，进而使得存储阵列中的数据信息的存储量有效提升。
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公开(公告)号：CN116110878A
公开(公告)日：2023-05-12
申请号：CN202211513994.8
申请日：2022-11-29
申请人： 芯合电子(上海)有限公司
IPC分类号： H01L23/525 , H10B20/00 , H10B99/00
摘要： 本申请实施例提供了一种efuse结构及其制备工艺，因为硅有良好的导热系数，所以通过在熔丝底部生长成大尺寸多晶硅作为电流通过熔丝的散热板，抑制热熔断产生，同时通过部分多晶硅进行硅化，另一部分多晶硅通过第三氧化硅层进行遮盖以避免在有第三氧化硅层进行生长熔丝，通过电迁移控制管提供合适电压，以达到合适电流产生电迁移烧断模式的efuse结构。
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公开(公告)号：CN116056451A
公开(公告)日：2023-05-02
申请号：CN202211323863.3
申请日：2022-10-27
申请人： 美光科技公司
IPC分类号： H10B12/00 , H10B10/00 , H10B20/00 , H10B53/40 , H10B69/00 , H10B41/40 , H10B43/40 , H10B51/40 , H10B63/00 , H10B99/00
摘要： 本公开涉及用于外围区域的掩埋连接线。一种设备包含衬底及安置于所述衬底上的存储器单元阵列。所述设备还包含安置于所述衬底上邻近所述存储器单元阵列的外围区中的逻辑单元。所述设备进一步包含安置于所述衬底中所述外围区中的沟槽隔离区。所述沟槽隔离区分离所述逻辑单元的第一有源区域与所述逻辑单元的第二有源区域或分离所述逻辑单元与邻近逻辑单元。所述逻辑单元包含掩埋于所述沟槽隔离区内的连接线。所述连接线可在形成掩埋字线的同一制造工艺期间作为所述对应掩埋字线的延伸部形成于所述存储器单元阵列区中。通过使所述掩埋字线延伸到所述外围区中，可无需额外处理而形成所述掩埋连接线。
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公开(公告)号：CN115643758A
公开(公告)日：2023-01-24
申请号：CN202210034893.6
申请日：2022-01-13
申请人： 爱思开海力士有限公司
发明人： 李东奂
摘要： 提供了一种半导体存储器装置及其制造方法。该半导体存储器装置包括：栅极层叠结构，其包括在垂直方向上交替地层叠在基板上的层间绝缘层和导电图案；多个沟道结构，所述多个沟道结构穿透栅极层叠结构，所述多个沟道结构中的每一个的一个端部突出超过栅极层叠结构的边界；以及源极层，该源极层形成在栅极层叠结构上。所述多个沟道结构中的每一个的突出的端部延伸到源极层中。所述多个沟道结构中的每一个的突出的端部具有平坦截面。
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公开(公告)号：CN118676134A
公开(公告)日：2024-09-20
申请号：CN202310245607.5
申请日：2023-03-14
申请人： 上海华力集成电路制造有限公司
发明人： 晏颖
IPC分类号： H01L27/02 , H10B20/00 , H01L23/525 , H01L23/528
摘要： 本发明公开了一种efuse单元，其包括第一熔丝、第二熔丝、第一NMOS管、第二NMOS管及第三NMOS管；第一熔丝的一端作为efuse单元的Q1端口，另一端接第三NMOS管的漏端和第一NMOS管的漏端；第二熔丝的一端作为efuse单元的端口，另一端连接第三NMOS管的源端和第二NMOS管的漏端；第一NMOS管的源端及第二NMOS管的源端接地；第一NMOS管和第二NMOS管的栅端短接形成为efuse单元的WLC端口；第三NMOS管的栅端作为efuse单元的RDC端口。本发明的efuse单元，能避免由于熔丝发生编程电阻过小的问题时导致的读操作失败，提高编程操作的可靠性，并能降低编程操作所需的电压，并降低编程电流，使得整体面积减小。本发明还公开了该ehuse单元的应用电路。
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公开(公告)号：CN111213232B
公开(公告)日：2024-07-23
申请号：CN201880065604.0
申请日：2018-08-28
申请人： ASML荷兰有限公司
发明人： M·N·J·范科尔维克 , M·J-J·维兰德
IPC分类号： H10B10/00 , G03F7/20 , G11C11/412 , G11C17/12 , H01L21/027 , H10B20/00 , H10B41/00
摘要： 一种用于制造包括用于存储一个或多个数据值的多个存储器单元的半导体存储器件的方法，该方法包括：在晶片上曝光图案以产生用于半导体存储器件的多个存储器单元的结构，其中该图案是借助于一个或多个带电粒子束来曝光的；在图案的曝光期间改变一个或多个带电粒子束的曝光剂量以在至少一个存储器单元的一个或多个结构中生成一组一个或多个非共同特征，使得至少一个存储器单元的结构不同于半导体存储器件的其他存储器单元的对应结构。
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