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    协处理器的数据访问控制装置和方法
    21.
    发明授权
    协处理器的数据访问控制装置和方法 失效

    公开(公告)号：CN1103961C

    公开(公告)日：2003-03-26

    申请号：CN98806108.2

    申请日：1998-01-12

    申请人： ARM有限公司

    发明人： R·约克 ,  D·J·西尔 ,  D·赛姆斯

    IPC分类号： G06F9/38 ,  G06F15/16

    CPC分类号： G06F9/3552 ,  G06F9/30101 ,  G06F9/30109 ,  G06F9/30112 ,  G06F9/3012 ,  G06F9/325 ,  G06F9/355 ,  G06F9/384 ,  G06F9/3877 ,  G06F9/3879

    摘要： 一个数字信号处理系统包括一个中央处理单元核(2)，一个存储器(8)和一个协处理器(4)，该协处理器使用协处理器存储器访问指令(例如LDC，STC)进行操作。在这些协处理器存储器访问指令(P，U，W，偏移值)中的该寻址方式信息不仅控制该中央处理单元核(2)所使用的寻址方式，还由该协处理器(4)使用以确定在所指示的传送中数据字的数量，使得协处理器(4)可以在适当的时候终止该传送。在一些总线系统中事先知道在一次传送中的数据字的数量也是有利的，诸如那些可以具有同步DRAM的总线系统。在该指令中的偏移字段可用于指示在由该中央处理单元核(2)在执行一个特定的指令时所提供的值中所进行的改变，并且也指示在该传送中的字的数量。这种装置可很好地适用于对诸如数字信号处理操作中的一个规则的数据组。如果不使用该偏移字段，则要传送的数据字的数量可缺省定为1。

    程序执行装置及便携式信息处理装置
    22.
    发明公开
    程序执行装置及便携式信息处理装置 失效

    公开(公告)号：CN1388448A

    公开(公告)日：2003-01-01

    申请号：CN02122217.7

    申请日：2002-05-30

    申请人： 欧姆龙株式会社

    发明人： 加藤意之 ,  森山孝三 ,  马场洋介

    IPC分类号： G06F9/54

    CPC分类号： G06F9/461 ,  G06F9/3879

    摘要： 提供一种结构简单并且能够进行高速处理的具备优良的安全性能的程序执行装置。其中,在单独的运算电路上安装设定了基于通用OS16的程序执行环境的主系统100和设定了虚拟机执行环境的子系统200,同时,把DPRAM 3连接在连接了两个运算电路的通用总线。安装在各系统100、200的接口18、28,当系统内发生了请求另一方系统执行的处理时,将表示该处理内容的命令写入DPRAM 3,同时,向对方系统输出中断,而对来自另一方系统的中断,执行从前述DPRAM 3读出被写入的命令的处理。

    处理设备
    23.
    发明公开
    处理设备 失效

    公开(公告)号：CN1325511A

    公开(公告)日：2001-12-05

    申请号：CN99812768.X

    申请日：1999-10-25

    申请人： 艾利森电话股份有限公司

    发明人： R·N·奈洛尔

    IPC分类号： G06F9/38

    CPC分类号： G06F9/30116 ,  G06F9/30098 ,  G06F9/30123 ,  G06F9/3879 ,  G06F15/167

    摘要： 一种用于一个计算机上的处理设备,包括:用于处理一个第一指令组的该第一处理器装置(1);和用于处理一个第二指令组的第二处理器装置(2),第二指令细是笫一指令组的子组,其中将第二处理器装置(2)设置成可接收控制信号并根据这些控制信号对指令进行处理而不参考第一处理器装置。

    使用神经网络的计算机和使用该神经网络的方法
    25.
    发明公开
    使用神经网络的计算机和使用该神经网络的方法 无效

    公开(公告)号：CN1150847A

    公开(公告)日：1997-05-28

    申请号：CN95192898.8

    申请日：1995-03-28

    申请人： 摩托罗拉公司

    发明人： 沙-平·托马斯·王

    IPC分类号： G06F15/18

    CPC分类号： G06N3/10 ,  G06F9/3879 ,  G06N3/0454 ,  G06N3/063

    摘要： 一种可以作成集成电路的计算装置。由一个微处理器(30)和一个或多个神经网络协处理器(32)构成，微处理器(30)一般执行多个程序，这些程序用于将数据传送给神经网络协处理器(32)，并所述神经网络协处理器(32)被用于计算复杂的算术函数，直接存储器存取(DMA)也被用于传输数据。每个神经网络协处理器(32)以基本上类似于常规存储装置的方式连接到所述微处理器上。协处理器(32)不需要任何指令并且预加载选通函数和加权值来简单地执行算术运算。另外。协处理器(32)并行执行多个算术运算，且从所述协处理器中简单地读出这种运算的结果。

    用于可配置数学硬件加速器的微处理器集成配置控制器
    26.
    发明授权
    用于可配置数学硬件加速器的微处理器集成配置控制器 有权 转让

    公开(公告)号：CN104375972B

    公开(公告)日：2018-04-06

    申请号：CN201410403538.7

    申请日：2014-08-15

    申请人： 亚德诺半导体集团

    发明人： 米卡埃尔·莫尔滕森

    IPC分类号： G06F15/78 ,  G06F9/30

    CPC分类号： G06F9/3879 ,  G06F9/3877 ,  G06F15/7889

    摘要： 本发明涉及微处理器电路，包括软件可编程微处理器核心和数据存储器。数据存储器包括根据多个可配置数学硬件加速器的各自预定数据结构规格结构化的多组配置数据和用于多个可配置数学硬件加速器的各自输入数据组，每个可配置数学硬件加速器被配置将预定信号处理函数应用至输入数据组。配置控制器经由数据存储器总线耦合至数据存储器且耦合至多个可配置数学硬件加速器。配置控制器被配置从数据存储器的预定地址空间获取每个数学硬件加速器的配置数据组，将多组配置数据转译成多个可配置数学硬件加速器的各自的寄存器级配置数据组，将每组寄存器级配置数据传输至对应可配置数学硬件加速器以及写至对应可配置数学硬件加速器的一个或多个配置寄存器。