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公开(公告)号：CN112100960A
公开(公告)日：2020-12-18
申请号：CN202011297868.4
申请日：2020-11-19
申请人： 北京智芯微电子科技有限公司 , 国家电网有限公司 , 国网山东省电力公司信息通信公司 , 国网思极紫光(青岛)微电子科技有限公司
IPC分类号： G06F30/343
摘要： 本发明提供一种动态检测FPGA芯片内压降的方法及FPGA芯片，属于芯片设计领域。所述方法包括：在FPGA芯片内部设置模数转换模块，通过所述模数转换模块将所述FPGA芯片的内部电路的输入电压转换为数字信号并输出；通过对FPGA芯片进行编程来配置FPGA芯片内的逻辑资源，以监控所述模数转换模块输出的数字信号的变化情况，根据所述模数转换模块输出的数字信号的变化情况确定所述FPGA芯片的内部电路的输入电压的压降。本发明通过在FPGA芯片中加入模数转换模块将内部电路的输入电压转换为数字信号，根据数字信号的变化情况确定内部电路的电源压降，实现对FPGA芯片内部电源设计薄弱的区域或动态功耗较大的模块的电源压降的检测，以防止FPGA芯片因局部电源压降过大发生异常。
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公开(公告)号：CN111123083A
公开(公告)日：2020-05-08
申请号：CN201911244497.0
申请日：2019-12-06
申请人： 国家电网有限公司 , 国网山东省电力公司信息通信公司 , 北京智芯微电子科技有限公司 , 国网思极紫光(青岛)微电子科技有限公司
IPC分类号： G01R31/3177 , G01R31/3185
摘要： 本发明提供了一种针对FPGA PLL IP核的测试系统和方法，包括：待测电路板以及与待测电路板分别连接的信号源和PC机；PC机还与信号源连接；待测FPGA芯片安装于待测电路板上；PC机用于基于预先设定的测试用例触发信号源生成时钟信号；还用于基于测试用例生成测试位流码，并将测试位流码通过待测电路板下载到待测FPGA芯片中；待测电路板用于将待测FPGA芯片基于测试位流码和时钟信号进行运算生成的输出信号传递给PC机；PC机还用于对待测FPGA芯片的输出信号进行分析，完成测试。本发明实现了FPGA芯片中PLL IP核的自动测试，该测试平台可以对没有内建自测试电路的PLL IP核做全面的测试，也可以对有内建自测试电路的PLL IP核做补充测试。
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公开(公告)号：CN110991131A
公开(公告)日：2020-04-10
申请号：CN201911244633.6
申请日：2019-12-06
申请人： 国家电网有限公司 , 国网山东省电力公司信息通信公司 , 北京智芯微电子科技有限公司 , 国网思极紫光(青岛)微电子科技有限公司
IPC分类号： G06F30/34 , G06F119/04 , G01R31/3185 , G01K7/01
摘要： 本发明提供的一种用于FPGA的结温动态调节装置和方法，包括：配置与监测板、数字源表和电源；数字源表与待测FPGA的温度传感器的DXP端连接；电源与待测FPGA的温度传感器的DXN端连接；电源还与配置与监测板连接，用于向配置与监测板反馈待测FPGA的温度传感器的DXP端与DXN端间压差；配置与监测板与待测FPGA连接，用于基于寿命试验测试数据对待测FPGA的结温进行调节，还用于根据压差修订寿命试验测试数据。本发明提供的结温动态调节装置，可以在FPGA动态寿命试验过程中精确结温监测，具有广泛的适用性；本发明通过采用数字源表的测试方法，可以简化印刷电路板设计，节约了采购温度读取处理芯片的费用，降低了测试费用。
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公开(公告)号：CN108984945A
公开(公告)日：2018-12-11
申请号：CN201810877425.9
申请日：2018-08-03
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司
IPC分类号： G06F17/50
摘要： 本发明公开了一种基于多核心联合仿真被验证设计的仿真验证平台，包括具有以下结构中的至少一种结构：数字逻辑仿真工具和算法仿真工具分时联合仿真验证平台结构、数字逻辑仿真工具和算法仿真工具同时联合仿真验证平台结构、数字逻辑仿真工具和硬件原型平台联合仿真验证平台结构以及硬件原型平台作和算法仿真工具借助DSP联合仿真验证平台结构。本发明的基于多核心联合仿真被验证设计的仿真验证平台能够联合使用三类仿真验证工具，能够更好的提升定位问题的精准度、功能/算法的覆盖率、执行仿真的速度，大大提升了仿真效率。
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公开(公告)号：CN108009454A
公开(公告)日：2018-05-08
申请号：CN201711076975.2
申请日：2017-11-06
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国家电网公司
IPC分类号： G06K7/10
摘要： 本发明公开了一种低功耗解码的方法及装置，其中，该方法包括：根据预设的上电频率确定第一计数值，第一计数值为在Tari阶段采集的计数值，上电频率不小于500kHz；根据第一计数值确定RTcal阶段的采样频率，并以采样频率执行解码操作；根据上电频率与采样频率之间的差别对第二计数值进行误差补偿，第二计数值为在RTcal阶段采集的计数值。该方法的上电频率远远小于传统值，可以大大降低功耗；之后以该上电频率确定Tari阶段的计数值后调整工作频率，在保证正常解码的同时使得计数值最小，从而在较低的工作频率完成解码功能。
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公开(公告)号：CN108984945B
公开(公告)日：2023-06-23
申请号：CN201810877425.9
申请日：2018-08-03
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司
IPC分类号： G06F30/398
摘要： 本发明公开了一种基于多核心联合仿真被验证设计的仿真验证平台，包括具有以下结构中的至少一种结构：数字逻辑仿真工具和算法仿真工具分时联合仿真验证平台结构、数字逻辑仿真工具和算法仿真工具同时联合仿真验证平台结构、数字逻辑仿真工具和硬件原型平台联合仿真验证平台结构以及硬件原型平台作和算法仿真工具借助DSP联合仿真验证平台结构。本发明的基于多核心联合仿真被验证设计的仿真验证平台能够联合使用三类仿真验证工具，能够更好的提升定位问题的精准度、功能/算法的覆盖率、执行仿真的速度，大大提升了仿真效率。
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公开(公告)号：CN111123083B
公开(公告)日：2022-04-29
申请号：CN201911244497.0
申请日：2019-12-06
申请人： 国家电网有限公司 , 国网山东省电力公司信息通信公司 , 北京智芯微电子科技有限公司 , 国网思极紫光(青岛)微电子科技有限公司
IPC分类号： G01R31/3177 , G01R31/3185
摘要： 本发明提供了一种针对FPGA PLL IP核的测试系统和方法，包括：待测电路板以及与待测电路板分别连接的信号源和PC机；PC机还与信号源连接；待测FPGA芯片安装于待测电路板上；PC机用于基于预先设定的测试用例触发信号源生成时钟信号；还用于基于测试用例生成测试位流码，并将测试位流码通过待测电路板下载到待测FPGA芯片中；待测电路板用于将待测FPGA芯片基于测试位流码和时钟信号进行运算生成的输出信号传递给PC机；PC机还用于对待测FPGA芯片的输出信号进行分析，完成测试。本发明实现了FPGA芯片中PLL IP核的自动测试，该测试平台可以对没有内建自测试电路的PLL IP核做全面的测试，也可以对有内建自测试电路的PLL IP核做补充测试。
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公开(公告)号：CN114185822A
公开(公告)日：2022-03-15
申请号：CN202111308502.7
申请日：2021-11-05
摘要： 本发明涉及数据缓存技术领域，提供一种多指针弹性缓冲器、增删控制字符的方法及存储介质。所述多指针弹性缓冲器，包括写指针、读指针、存储器，还包括：字符集检测模块和缓冲阈值测量模块；所述字符集检测模块配置有多组根据不同的接口协议定义的控制字符集检测逻辑，用于选择当前的控制字符集检测逻辑，检测输入数据中的控制字符集，在检测到控制字符集的情况下生成字符集检测信号；所述缓冲阈值测量模块用于确定存储器中有效数据的状态，在获取到字符集检测信号的情况下，根据存储器中当前的有效数据的状态确定读指针的递增值。本发明提高了弹性缓冲器设计的复用性和应用范围，且逻辑结构简单。
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公开(公告)号：CN113177388B
公开(公告)日：2021-10-29
申请号：CN202110735624.8
申请日：2021-06-30
申请人： 北京智芯微电子科技有限公司 , 北京理工大学 , 国网山东省电力公司信息通信公司 , 国网思极紫光(青岛)微电子科技有限公司 , 国家电网有限公司 , 国网信息通信产业集团有限公司
IPC分类号： G06F30/398
摘要： 本发明实施例提供一种用于IP核测试与验证的装置、系统及方法。该装置包括：数据生成与控制板卡，用于生成测试数据，以及控制核心验证板卡的IP核进行测试与验证；核心验证板卡，通过链路层与数据生成与控制板卡连接，并用于根据数据生成与控制板卡的控制指令进行对应的操作。本发明不仅提高了测试数据生成的密度、速度以及测试速度，并且还提高了测试方法的可扩展性和灵活性。
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公开(公告)号：CN110991131B
公开(公告)日：2023-11-24
申请号：CN201911244633.6
申请日：2019-12-06
申请人： 国家电网有限公司 , 国网山东省电力公司信息通信公司 , 北京智芯微电子科技有限公司 , 青岛智芯半导体科技有限公司
IPC分类号： G06F30/34 , G06F119/04 , G01R31/3185 , G01K7/01
摘要： 本发明提供的一种用于FPGA的结温动态调节装置和方法，包括：配置与监测板、数字源表和电源；数字源表与待测FPGA的温度传感器的DXP端连接；电源与待测FPGA的温度传感器的DXN端连接；电源还与配置与监测板连接，用于向配置与监测板反馈待测FPGA的温度传感器的DXP端与DXN端间压差；配置与监测板与待测FPGA连接，用于基于寿命试验测试数据对待测FPGA的结温进行调节，还用于根据压差修订寿命试验测试数据。本发明提供的结温动态调节装置，可以在FPGA动态寿命试验过程中精确结温监测，具有广泛的适用性；本发明通过采用数字源表的测试方法，可以简化印刷电路板设计，节约了采购温度读取处理芯片的费用，降低了测试费用。
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