公开(公告)号：CN115577662A

公开(公告)日：2023-01-06

申请号：CN202211469746.8

申请日：2022-11-23

申请人： 山东启芯软件科技有限公司

发明人： 刘奎 ,  毛忠亮 ,  王鸿儒 ,  唐兴达 ,  潘姿仪 ,  孙绍涛 ,  张迎新

IPC分类号： G06F30/3315 ,  G06F30/327

摘要： 本发明公开一种基于多fanout逻辑的时序器件资源优化方法，属于芯片设计的技术领域。本发明基于多fanout逻辑的模块分组，通过合并多输出fanout结构，对大规模电路设计进行精简,遍历查找组合逻辑中模块间最低耦合度，即输入个数或输出个数最少，确定时序器件的最佳放置位置，在此位置创建最低耦合度数量个相同的时序器件来减少时序器件的数量，从而减少了时序器件的资源占用，实现了资源优化。

公开(公告)号：CN115293083B

公开(公告)日：2022-12-20

申请号：CN202211206488.4

申请日：2022-09-30

申请人： 深圳鸿芯微纳技术有限公司

发明人： 冯春阳 ,  田培杰

IPC分类号： G06F30/3315 ,  G06N3/04 ,  G06N3/08 ,  G06F119/12

摘要： 本申请提供了一种集成电路时序预测方法、装置、电子设备及存储介质，涉及集成电路技术领域。本方法通过采用预先训练的时序预测模型对目标集成电路中的路径进行时间裕度预测，得到目标集成电路对应的预测时间裕度序列，由于时序预测模型是基于样本集成电路的样本图结构、样本图特征信息以及样本集成电路的真实时序训练得到，样本图结构、样本图特征信息所表征的信息更加详细、丰富，相比于传统的采用GBA的方式预测得到的时间裕度序列，采用时序预测模型得到的预测时间裕度序列的精确度较高，从而基于预测时间裕度序列进行PBA时间裕度计算时，由于改善了输入时间裕度的排序，会使得搜索所需要的路径数目减少，从而达到快速搜索得到最差路径的目的。

公开(公告)号：CN115099175B

公开(公告)日：2022-11-22

申请号：CN202211015739.0

申请日：2022-08-24

申请人： 中科亿海微电子科技(苏州)有限公司

发明人： 曲志明 ,  李玉洁 ,  刘洋

IPC分类号： G06F30/3315 ,  G06F30/34

摘要： 本发明公开了一种时序网表的获取方法及装置，该方法包括：基于目标电路的拓扑结构，遍历目标电路中的各个节点，并记录各节点的节点信息；其中，节点信息包括输出边数量；根据各节点的输出边数量，通过输出边信息列表记录各节点的输出边信息；根据各节点的节点信息和输出边信息列表，获取时序网表。本发明实施例的技术方案，实现了时序网表中节点与数据传输线路的关联关系构建，在确保时序网表数据完整的同时，降低了节点的输出边信息占用的存储资源。

公开(公告)号：CN112836456B

公开(公告)日：2022-11-15

申请号：CN202110202215.1

申请日：2021-02-24

申请人： 南开大学

发明人： 苏明 ,  王灿灿 ,  王刚 ,  张青坡

IPC分类号： G06F30/3315

摘要： 本发明公开了一种基于SAT的电路错误诊断方法，首先将待诊断电路的网表结构、给定的观测集共同转化成CNF表达式，通过计算CNF表达式是否有解来判断电路是否存在错误；如果电路存在错误，将电路的网表结构划分成多个错误备选模块，对每个错误备选模块插入一个异或门组成的选择电路，将原电路网表转化成了诊断架构，然后提取该诊断架构的CNF表达式，对其进行SAT求解，根据解的形式判断该错误备选模块中是否有错误。本发明用基来简化SAT求解，并将计算基过程中含有的大量多变元多项式除法运算转化成乘法运算，从而加速基的计算过程。本发明能够高效的诊断和定位电路中的错误、缩短芯片的功能验证与调试时间。

公开(公告)号：CN115293082A

公开(公告)日：2022-11-04

申请号：CN202211205570.5

申请日：2022-09-30

申请人： 深圳鸿芯微纳技术有限公司

发明人： 冯春阳 ,  田培杰

IPC分类号： G06F30/3315 ,  G06N3/04 ,  G06N3/08 ,  G06F119/12

摘要： 本发明提供一种时序预测模型的训练、预测方法、装置、设备及存储介质，涉及数据处理技术领域。包括：对多个样本集成电路的样本电路结构进行转换处理，得到样本图结构；根据每个样本电路结构进行特征提取处理，得到样本图特征信息；根据样本图结构以及样本图特征信息，采用初始时序预测模型进行预测，得到样本集成电路对应的预测时序信息；根据多个样本集成电路的预测时序信息以及真实时序信息，计算损失函数值；采用损失函数值，根据样本图结构、样本图特征信息以及真实时序信息，继续进行模型训练，直至损失函数值达到预设迭代停止条件，得到时序预测模型。训练得到的时序预测模型，可对任何电路结构的时序信息进行预测，提升了适用范围。

公开(公告)号：CN115270683A

公开(公告)日：2022-11-01

申请号：CN202210883991.7

申请日：2022-07-26

申请人： 北京科能腾达信息技术股份有限公司

发明人： 刘庆 ,  华钧 ,  黄成刚

IPC分类号： G06F30/39 ,  G06F30/3315

摘要： 本发明属于电子设计自动化技术领域，公开了一种超大规模集成电路SPEF寄生参数的并行加速提取方法，包括步骤一，建立超大规模集成电路版图，并对超大规模集成电路版图进行预处理；将超大规模集成电路版图划分区域块，判断区域块是否为几何同构的，将几何同构的区域块划归为几何同构列表中；步骤二，根据建立起的超大规模集成电路版图的区域块同构列表，提取SPEF寄生参数；步骤三，确定几何同构列表中的其他区域块的SPEF寄生参数；步骤四，将几何同构列表中的区域块对应的SPEF寄生参数进行合并，得到整体超大规模集成电路的SPEF寄生参数。本发明减少了集成电路版图中寄生参数的提取数量，缩短集成电路设计的周期。

公开(公告)号：CN115204083A

公开(公告)日：2022-10-18

申请号：CN202211106768.8

申请日：2022-09-13

申请人： 摩尔线程智能科技(北京)有限责任公司

发明人： 沈凯捷

IPC分类号： G06F30/3315 ,  G01R31/317 ,  G01R29/02

摘要： 本申请提供一种芯片静态时序分析方法、装置、电子设备及存储介质，能够通过基于芯片实际处理信号实时使用的发射时钟和捕获时钟计算得到第一时钟抖动值，并基于第一时钟抖动值对芯片进行静态时序分析，从而能够更为准确地对芯片所实际的时钟抖动进行分析，进而提高对芯片进行静态时序分析的有效性。

公开(公告)号：CN112069752B

公开(公告)日：2022-09-27

申请号：CN202011050879.2

申请日：2020-09-29

申请人： 上海兆芯集成电路有限公司

发明人： 林哲民 ,  李冰 ,  姚肖依 ,  郭伟伦 ,  杜红

IPC分类号： G06F30/3315

摘要： 本发明提供了一种静态时序分析方法。上述静态时序分析方法适用于电压降的静态时序分析。该静态时序分析方法包括：执行动态电压降分析，以产生电压波形文件；自电压波形文件提取每一电路单元在一取样周期的至少一个取样时间点的电压降；选取每一电路单元在取样周期最大的电压降；以及将最大的电压降提供至芯片的每一电路单元，以进行路径时序检查。

公开(公告)号：CN115099175A

公开(公告)日：2022-09-23

申请号：CN202211015739.0

申请日：2022-08-24

申请人： 中科亿海微电子科技(苏州)有限公司

发明人： 曲志明 ,  李玉洁 ,  刘洋

IPC分类号： G06F30/3315 ,  G06F30/34

摘要： 本发明公开了一种时序网表的获取方法及装置，该方法包括：基于目标电路的拓扑结构，遍历目标电路中的各个节点，并记录各节点的节点信息；其中，节点信息包括输出边数量；根据各节点的输出边数量，通过输出边信息列表记录各节点的输出边信息；根据各节点的节点信息和输出边信息列表，获取时序网表。本发明实施例的技术方案，实现了时序网表中节点与数据传输线路的关联关系构建，在确保时序网表数据完整的同时，降低了节点的输出边信息占用的存储资源。

公开(公告)号：CN114970416A

公开(公告)日：2022-08-30

申请号：CN202210468523.3

申请日：2022-04-29

申请人： 上海阵量智能科技有限公司

发明人： 赵明佳

IPC分类号： G06F30/3312 ,  G06F30/3315 ,  G06F115/06

摘要： 本公开提供了一种集成电路的设计方法、装置、电子设备、介质及芯片，其中，该方法包括：获取集成电路中第一模块的第一时序约束文件；所述第一时序约束文件中包含多层次子文件，用于对集成电路中对应层级模块执行综合处理或静态时序分析；基于所述第一时序约束文件中第一子文件对所述第一模块进行综合处理，得到综合结果；所述第一子文件包含与所述第一模块的综合处理相关的约束条件；基于所述综合结果和所述第一时序约束文件中第二子文件，对第二模块进行静态时序分析；所述第二模块在所述集成电路的层级高于所述第一模块，所述第二子文件包含所述第一模块和所述第二模块的共享约束条件。