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公开(公告)号：CN111952305A
公开(公告)日：2020-11-17
申请号：CN202010135776.X
申请日：2020-03-02
Applicant: 三星电子株式会社
IPC: H01L27/11517 , H01L27/11519 , H01L27/11521 , H01L27/11565 , H01L27/11568 , H01L27/11563
Abstract: 提供了一种集成电路装置及其制造方法。该集成电路装置包括：下存储器堆叠件，其包括位于衬底上的多条下字线；上存储器堆叠件，其位于下存储器堆叠件上并且包括多条上字线；至少一个第一下互连层，其在下存储器堆叠件与上存储器堆叠件之间在第一竖直高度在水平方向上延伸，并且被构造为电连接至从所述多条下字线中选择的至少一条下字线；分离的绝缘膜，其覆盖至少一个第一下互连层；以及至少一个第一上互连层，其在高于上存储器堆叠件的第二竖直高度在水平方向上延伸，并且被构造为电连接至从上字线中选择的至少一条上字线。
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公开(公告)号：CN110168729B
公开(公告)日：2020-11-17
申请号：CN201880005524.6
申请日：2018-03-02
Applicant: 长江存储科技有限责任公司
IPC: H01L27/11563 , H01L21/77
Abstract: 公开了一种三维存储器件的方法和结构。在一示例中，存储器件包含衬底、具有第一长度的导体层的第一台阶，其包括在所述衬底上沿着第一方向延伸的第一多个导体层。第一方向实质上平行于所述衬底的顶表面。在一些实施例中，存储器件还包含至少一个连接部分，其导电地连接所述第一台阶中的两个或更多个导体层；以及第一金属接触通孔，其由所述第一台阶中的经连接的导体层导电地共享，以及所述第一金属接触通孔连接至第一金属互连。
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公开(公告)号：CN107180836B
公开(公告)日：2020-11-10
申请号：CN201710017738.2
申请日：2017-01-11
Applicant: 东芝存储器株式会社
IPC: H01L27/11563 , H01L27/11568 , H01L27/115
Abstract: 本发明涉及一种半导体存储装置及其制造方法。实施方式的半导体存储装置包含第1积层体、第2积层体、中间导电层、中间绝缘层、半导体柱、电荷储存膜及绝缘膜。所述半导体柱包含第1部分、第2部分、及第3部分。所述电荷储存部包含第1电荷储存部、及第2电荷储存部。所述电荷储存部包含选自由氮、铪、及铝所组成的群中的至少1种第1元素。所述绝缘膜设置在所述中间导电层与所述第1部分之间的至少一部分。所述绝缘膜不包含所述第1元素或所述第1元素的浓度低于所述电荷储存膜的第1元素的浓度。
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公开(公告)号：CN107946308B
公开(公告)日：2020-11-03
申请号：CN201711123938.2
申请日：2017-11-14
Applicant: 上海华力微电子有限公司
IPC: H01L27/11563
Abstract: 本发明提供了一种存储器件中形成控制栅的工艺流程方法，应用于半导体的刻蚀工艺中，通过在存储区域形成控制栅极和在逻辑区域刻蚀多晶硅的工艺流程顺序设置，借用已有的工艺条件，进行各项优化并结合后续的制程条件，消除由于无定型碳膜APF的填充不良带来的剥离问题。
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公开(公告)号：CN106169475B
公开(公告)日：2020-10-13
申请号：CN201610007058.8
申请日：2016-01-05
Applicant: 爱思开海力士有限公司
Inventor： 尹炯舜
IPC: H01L27/11563 , H01L27/1157 , H01L27/11578
Abstract: 一种用于制造包括半导体存储器的电子设备的方法可以包括：在衬底上形成其中层间电介质层与材料层交替层叠的层叠结构；形成多个孔，所述多个孔被布置为具有基本上恒定的间隔，同时通过穿过层叠结构而暴露衬底；在所述多个孔的第一孔中形成沟道层；在所述多个孔的第二孔中形成虚设层；在包括虚设层和沟道层的所得结构上形成掩模图案，以暴露沿第一方向延伸同时与沿第一方向布置的虚设层重叠的区域；以及通过使用掩模图案作为刻蚀阻挡来刻蚀层叠结构并且去除虚设层而形成狭缝。
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Patent Agency Ranking
公开(公告)号：CN111415944A
公开(公告)日：2020-07-14
申请号：CN202010417291.X
申请日：2019-01-08
Applicant: 长江存储科技有限责任公司
IPC: H01L27/11578 , H01L27/11563 , H01L27/11568
Abstract: 提供了一种三维(3D)存储器件及其制造方法。该方法包括如下步骤。在衬底上形成交替电介质叠层。形成在垂直方向上穿过交替电介质叠层的垂直结构。去除所述交替电介质叠层的底部电介质层。在去除所述底部电介质层之后，在所述衬底和所述交替电介质叠层之间形成外延层。在外延层上形成绝缘层。绝缘层位于外延层和交替电介质叠层之间。可以避免形成垂直结构的步骤对外延层的影响，并且因此可以避免外延层和底部电介质层之间界面处的缺陷。
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公开(公告)号：CN109300900B
公开(公告)日：2020-07-07
申请号：CN201811203267.5
申请日：2018-10-16
Applicant: 长江存储科技有限责任公司
IPC: H01L27/11563 , H01L27/11582
Abstract: 本发明提供了一种三维存储器，包括设置于沟道孔内的存储器层，所述存储器层包括沿所述沟道孔外向内的方向依次设置的阻挡层和复合功能层，所述复合功能层包括电荷俘获部分和隧穿部分，所述电荷俘获部分和所述隧穿部分沿所述沟道孔外向内的方向依次布置；所述复合功能层是通过对电荷俘获层进行部分氧化得到，其中，所述电荷俘获层被氧化部分构成所述隧穿部分，所述电荷俘获层未被氧化部分构成所述电荷俘获部分。
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公开(公告)号：CN111341784A
公开(公告)日：2020-06-26
申请号：CN202010183022.1
申请日：2020-03-16
Applicant: 长江存储科技有限责任公司
IPC: H01L27/11563 , H01L27/11578 , H01L27/11568 , H01L27/11582
Abstract: 本发明提供了一种三维存储器及其制作方法，属于半导体存储技术领域，旨在如何降低公共源线与叠层结构中的栅极层之间的耦合电容。所述三维存储器包括衬底、设置在衬底上的叠层结构，以及贯穿叠层结构的沟道孔和栅极缝隙；沟道孔内设置有沟道结构，沟道结构的一端延伸至衬底；栅极缝隙内设置有阻隔层和位于阻隔层内的公共源线，公共源线包括支撑层和位于支撑层内的导电芯，导电芯的一端贯穿叠层结构并延伸至衬底，并与沟道结构延伸至衬底的一端电性连接。本发明提供的三维存储器及其制作方法，其能够增大了导电芯与叠层结构中栅极层之间的距离，降低了导电芯与栅极层之间的耦合电容，从而提高三维存储器的读取及擦除速率。
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公开(公告)号：CN111341783A
公开(公告)日：2020-06-26
申请号：CN201910113773.3
申请日：2019-02-14
Applicant: 力晶科技股份有限公司
Inventor： 张文岳
IPC: H01L27/11563 , H01L27/11565 , H01L27/11568 , H01L27/11573
Abstract: 本发明公开一种内存组件及其制造方法。其中该内存组件包括基底、第一与第二字符线、第一与第二电荷捕捉层、第一漏极区与第一源极区。基底具有沿第一方向延伸的第一与第二凹陷。第一字符线与第一电荷捕捉层设置于第一凹陷中，且第二字符线与第二电荷捕捉层设置于第二凹陷中。第一电荷捕捉层位于第一字符线与第一凹陷的侧壁之间，且第二电荷捕捉层位于第二字符线与第二凹陷的侧壁之间。第一漏极区与第一源极区设置于基底中且分别沿第二方向延伸于第一与第二电荷捕捉层之间。
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公开(公告)号：CN111326522A
公开(公告)日：2020-06-23
申请号：CN202010161888.2
申请日：2020-03-10
Applicant: 长江存储科技有限责任公司
IPC: H01L27/11563 , H01L27/11565 , H01L27/11578 , H01L21/308
Abstract: 本发明提供一种三维存储器制造方法及三维存储器，该方法包括：形成半导体结构，半导体结构的堆栈结构中还设置有底部位于刻蚀停止层的第一结构孔；去除位于第一结构孔底部的刻蚀停止层，并暴露位于刻蚀停止层底部的绝缘层；将第一结构孔底部进一步延伸至牺牲层中；去除牺牲层，以形成牺牲间隙；在牺牲间隙中形成第二基底；在第一结构孔中形成公共源极触点。通过在三维存储器的堆栈结构中设置刻蚀停止层，刻蚀停止层可以作为第一结构孔刻蚀的停止层，由于刻蚀停止层在堆栈结构中的位置确定，可以减小最后一个工艺步骤中的刻蚀深度，从而降低加工误差，精确控制刻蚀精度，第一结构孔的底部可以恰好位于牺牲层中，不会过深或者过浅。
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