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    半导体存储装置
    2.
    发明公开
    半导体存储装置 审中-实审

    公开(公告)号：CN115483215A

    公开(公告)日：2022-12-16

    申请号：CN202210066035.X

    申请日：2022-01-20

    申请人： 铠侠股份有限公司

    发明人： 中塚圭祐

    IPC分类号： H01L27/11524 ,  H01L27/11529 ,  G11C5/02 ,  H01L23/522 ,  H01L23/528 ,  H01L27/1157 ,  H01L27/11573

    摘要： 本发明的一实施方式提供一种能够抑制芯片面积的增加的半导体存储装置。根据实施方式，半导体存储装置包含第1存储器单元阵列(11_1)、与第2存储器单元阵列(11_2)。第1存储器单元阵列包含：第1半导体(123)，连接第1存储器单元(MC)及第1选择晶体管(ST1)；第1字线(WL)；第1选择栅极线(SGD)；及第1位线(BL)，连接于第1半导体。第2存储器单元阵列包含：第2半导体(123)，在第1方向延伸，连接第2存储器单元(MC)及第2选择晶体管(ST1)；第2字线(WL)；第2选择栅极线(SGD)；及第2位线(BL)，连接于第2半导体。第1字线与第2字线电连接。第1选择栅极线与第2选择栅极线未电连接。

    半导体装置和包括该半导体装置的数据存储系统
    3.
    发明公开
    半导体装置和包括该半导体装置的数据存储系统 审中-实审

    公开(公告)号：CN115472620A

    公开(公告)日：2022-12-13

    申请号：CN202210647807.9

    申请日：2022-06-09

    申请人： 三星电子株式会社

    发明人： 孙龙勋 ,  金俊亨 ,  任峻成

    IPC分类号： H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582 ,  H01L23/48

    摘要： 提供了一种半导体装置和包括该半导体装置的数据存储系统。所述半导体装置包括：衬底，其具有第一区域和第二区域；栅电极，其在与衬底的上表面垂直的第一方向上堆叠并且彼此间隔开，并且在第二区域上在第二方向上延伸不同的长度，以具有其上表面被暴露的焊盘区域；沟道结构，其在第一区域上穿透栅电极，在第一方向上延伸，并且分别包括沟道层；接触插塞，其穿透栅电极的焊盘区域，并且在第一方向上延伸；以及接触绝缘层，其围绕接触插塞。栅电极的侧表面在焊盘区域中比栅电极中的位于焊盘区域下方的栅电极更朝向接触插塞突出。

    存储器及其制造方法、存储器系统
    4.
    发明公开
    存储器及其制造方法、存储器系统 审中-实审

    公开(公告)号：CN115377112A

    公开(公告)日：2022-11-22

    申请号：CN202210955237.X

    申请日：2022-08-10

    申请人： 长江存储科技有限责任公司

    发明人： 李钟硕 ,  郭晓江 ,  李勇娜

    IPC分类号： H01L27/11565 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11578

    摘要： 本公开实施例提供一种存储器及其制造方法、存储器系统，所述存储器包括：堆叠设置的外围电路和存储阵列；第一配线层，位于所述外围电路靠近所述存储阵列的一侧，包括多条第一总线；第二配线层，位于所述存储阵列远离所述外围电路的一侧，包括多条第二总线；至少一个衬垫，位于所述存储阵列远离所述外围电路的一侧，与所述多条第二总线电连接；多个导电插塞，贯穿所述存储阵列，用于将所述第一总线和所述第二总线电连接。

    嵌入式SONOS器件及其制备方法
    6.
    发明公开
    嵌入式SONOS器件及其制备方法 审中-实审

    公开(公告)号：CN115274678A

    公开(公告)日：2022-11-01

    申请号：CN202210842677.4

    申请日：2022-07-18

    申请人： 上海华虹宏力半导体制造有限公司

    发明人： 周平生 ,  张可钢

    IPC分类号： H01L27/11563 ,  H01L27/11573 ,  H01L27/1157

    摘要： 本发明提供一种嵌入式SONOS器件及其制备方法，其中方法包括：去除所述选择管区和所述器件逻辑区的第一厚度的ONO膜层；采用湿法刻蚀工艺去除所述选择管区和所述器件逻辑区的第二厚度的ONO膜层；去除所述存储管区的第一厚度的ONO膜层、去除所述选择管区和所述器件逻辑区的第三厚度的ONO膜层；形成第一栅氧化层；形成第二栅氧化层。本申请利用湿法刻蚀工艺去除第二厚度的ONO膜层，避免了ONO膜层中的氮化硅残留的情况。进一步的，本申请分别形成第一栅氧化层和第二栅氧化层，并且在这之后没有其他湿法工艺步骤，减少了因湿法工艺带来ONO的膜厚的波动，减小了SONOS器件窗口的散度，提升了器件的性能。

    半导体存储装置
    8.
    发明公开
    半导体存储装置 审中-实审

    公开(公告)号：CN115117072A

    公开(公告)日：2022-09-27

    申请号：CN202110947764.1

    申请日：2021-08-18

    申请人： 铠侠股份有限公司

    发明人： 前嶋洋

    IPC分类号： H01L27/11529 ,  H01L27/11548 ,  H01L27/11556 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582 ,  G11C5/06 ,  G11C7/06 ,  G11C7/18 ,  G11C16/04

    摘要： 本发明提供一种能够缩小芯片面积的半导体存储装置。实施方式的半导体存储装置具备：第1及第2存储单元(MT)，设置在衬底上方；位线(BL0)，在Y方向上延伸，与第1存储单元电连接；第1贴合焊垫(BP1、BP2)，与位线(BL0)电连接；感测放大器(SA0)，与第1贴合焊垫电连接，对位线(BL0)的电压进行感测；位线(BL1)，与位线(BL0)相邻地在Y方向上延伸，与第2存储单元电连接；第2贴合焊垫(BP1、BP2)，与位线(BL1)电连接；以及感测放大器(SA1)，与第2贴合焊垫电连接，对位线(BL1)的电压进行感测。第1贴合焊垫与第2贴合焊垫相邻而在Y方向上排列，感测放大器(SA0)与感测放大器(SA1)相邻而在与Y方向交叉的X方向上排列。

    存储器测试结构、集成电路及其形成方法
    9.
    发明授权
    存储器测试结构、集成电路及其形成方法 有权

    公开(公告)号：CN112018083B

    公开(公告)日：2022-09-20

    申请号：CN202010484794.9

    申请日：2020-06-01

    申请人： 台湾积体电路制造股份有限公司

    发明人： 施宏霖 ,  才永轩

    IPC分类号： H01L23/544 ,  H01L21/66 ,  H01L27/11529 ,  H01L27/11531 ,  H01L27/11573

    摘要： 本申请的各个实施例针对包括浮置栅极测试器件的集成电路(IC)，以及用于形成该IC的方法。在一些实施例中，IC包括集成在衬底中的存储器区域和逻辑区域。存储器单元结构设置在存储器区域上，并且逻辑器件设置在逻辑区域上。存储器测试结构设置在存储器单元结构的外围处。存储器测试结构包括通过一对伪浮置栅极分别与衬底分隔开的一对伪控制栅极和设置在该对伪控制栅极的相对侧上的一对伪选择栅电极。存储器测试结构还包括一对导电浮置栅极测试接触通孔，导电浮置栅极测试接触通孔分别延伸穿过一对伪控制栅极并且到达伪浮置栅极。本发明的实施例还涉及存储器测试结构、集成电路及其形成方法。

    半导体结构及其制备方法、存储器系统
    10.
    发明公开
    半导体结构及其制备方法、存储器系统 审中-实审

    公开(公告)号：CN115036323A

    公开(公告)日：2022-09-09

    申请号：CN202210532843.0

    申请日：2022-05-11

    申请人： 长江存储科技有限责任公司

    发明人： 黄武根 ,  伍术 ,  肖亮

    IPC分类号： H01L27/11568 ,  H01L27/11573 ,  H01L27/11582

    摘要： 本申请提供了一种半导体结构及其制备方法、存储器系统。该半导体结构的制备方法包括：形成与电介质层的表面接触的缓冲层；在缓冲层远离电介质层的表面形成非晶硅层；以及通过激光退火工艺，将非晶硅层转化为多晶硅层；其中，电介质层材料的热膨胀系数α1和多晶硅层材料的热膨胀系数α2满足：|α1‑α2|≥2×10‑61/K。