公开(公告)号：CN115394781A

公开(公告)日：2022-11-25

申请号：CN202210047812.6

申请日：2022-01-17

Applicant: 爱思开海力士有限公司

Inventor： 裵炳郁

IPC: H01L27/11551 ,  H01L27/11578 ,  H01L27/115 ,  H01L21/768

Abstract: 本申请涉及半导体存储器装置及半导体存储器装置的制造方法。一种半导体存储器装置包括：位线；公共源极图案，其位于位线上方；沟道层，其与公共源极图案接触，该沟道层朝向位线延伸；填充绝缘层，其设置于位线和公共源极图案之间，该填充绝缘层围绕沟道层的第一部分。该半导体存储器装置还包括栅极层叠结构，其设置于位线和填充绝缘层之间，该栅极层叠结构围绕沟道层的第二部分。该半导体存储器装置还包括：第一蚀刻停止图案，其位于填充绝缘层的侧壁上；第二蚀刻停止图案，其位于第一蚀刻停止图案和填充绝缘层之间；以及存储器图案，其位于栅极层叠结构和沟道层之间。

公开(公告)号：CN111244096B

公开(公告)日：2022-11-25

申请号：CN202010228163.0

申请日：2020-03-27

Applicant: 长江存储科技有限责任公司

Inventor： 张坤 ,  夏志良

IPC: H01L27/115 ,  H01L27/11524 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11582

Abstract: 本发明涉及半导体器件领域，公开了一种3D NAND存储器件及其制造方法。该方法包括：提供衬底；在衬底上形成堆叠层，堆叠层包括交替设置的层间绝缘层和电介质层；在堆叠层中形成沟道孔；氧化电介质层邻近沟道孔最外侧的部分，以及暴露的衬底，形成牺牲氧化层；去除牺牲氧化层及等橫向厚度的邻近沟道孔的部分层间绝缘层；氧化电介质层中邻近沟道孔的第一部分电介质层，形成第一氧化层。其中，第一氧化层作为沟道孔侧壁的隧穿阻挡层。本发明提供的方法修补了沟道孔刻蚀过程中造成的沟道孔侧壁损伤以及暴露的衬底表面损伤，并缩小了沟道关键尺寸。

公开(公告)号：CN113488475B

公开(公告)日：2022-11-04

申请号：CN202110749488.8

申请日：2020-01-20

Applicant: 长江存储科技有限责任公司

Inventor： 吴建中 ,  张坤 ,  赵婷婷 ,  苏睿 ,  孙中旺 ,  周文犀 ,  夏志良

IPC: H01L27/115 ,  H01L27/11524 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11582

Abstract: 公开了3D存储器设备和用于形成其的方法的实施方式。在一示例中，3D存储器设备包括衬底、存储器堆叠、沟道结构、沟道局部触点和狭缝结构。存储器堆叠包括在衬底之上的交错的导电层和电介质层。沟道结构垂直地延伸穿过存储器堆叠。沟道局部触点在沟道结构之上并与沟道结构接触。狭缝结构垂直地延伸穿过存储器堆叠。狭缝结构包括触点，其包括第一接触部分和在第一接触部分之上并具有第一接触部分的不同材料的第二接触部分。狭缝结构的第二接触部分的上端与沟道局部触点的上端齐平。

公开(公告)号：CN111106116B

公开(公告)日：2022-09-09

申请号：CN202010003122.1

申请日：2020-01-02

Applicant: 长江存储科技有限责任公司

Inventor： 韩凯 ,  杨川 ,  张璐 ,  吴智鹏

IPC: H01L27/115 ,  H01L27/11521 ,  H01L27/11556 ,  H01L27/11582 ,  H01L27/11568

Abstract: 本发明实施例公开了一种三维存储器的制备方法以及三维存储器，其中，所述方法包括：提供叠层结构；在所述叠层结构上形成第一接触级介电层；依次刻蚀所述第一接触级介电层以及所述叠层结构，形成通孔结构，所述通孔结构包括位于所述第一接触级介电层内的第一接触通孔部分以及位于所述叠层结构内的沟道通孔部分；在所述沟道通孔部分内形成沟道结构；在所述第一接触通孔部分内形成与所述沟道结构导电连接的第一金属插塞。

公开(公告)号：CN111029340B

公开(公告)日：2022-08-09

申请号：CN201911261873.7

申请日：2019-12-10

Applicant: 长江存储科技有限责任公司

Inventor： 朱宏斌 ,  高志虎

IPC: H01L27/115 ,  H01L27/11521 ,  H01L27/11556 ,  H01L27/11568 ,  H01L27/11582 ,  G03F1/76

Abstract: 本发明实施例公开了一种三维存储器及其制备方法、一种光刻掩膜版；其中，所述三维存储器包括：衬底；位于衬底上的堆叠结构，堆叠结构包括沿衬底平面方向上间隔排布的若干存储单元区，所述存储单元区在平行于所述方向的第一方向上的端部为栅极连接端；填充材料层，填充在堆叠结构的至少一部分之上以及存储单元区之间的衬底之上；其中，沿平行于衬底平面方向的第二方向上的相邻两存储单元区之间具有第一间距，第二方向垂直于第一方向；沿第一方向上的相邻两存储单元区之间具有第二间距；第一间距小于等于第二间距。

公开(公告)号：CN112599528B

公开(公告)日：2022-07-12

申请号：CN202011474913.9

申请日：2020-12-14

Applicant: 武汉新芯集成电路制造有限公司

Inventor： 李银䄷

IPC: H01L27/115 ,  H01L27/11526 ,  H01L27/11519 ,  H01L27/11565 ,  H01L27/11573 ,  G11C8/10 ,  G11C8/08

Abstract: 本发明提供一种半导体器件及其制备方法。半导体器件包括：第一芯片，形成有包括至少一个阵列区块的存储阵列，所述阵列区块包括多条沿第一横向延伸的字线与多条沿第二横向延伸的位线；以及，第二芯片，叠置在所述第一芯片上并与其构成电路连接，且形成有用以通过所述电路连接而控制所述阵列区块的局部字线译码器区块与局部位线译码器区块；其中，所述局部字线译码器区块与所述局部位线译码器区块二者至少其中之一配置于所述第二芯片中的所述阵列区块的俯视投影区域内。如此，可以使第一与第二芯片的俯视投影面积相等，缩小平面面积，并可以保持字线译码器与位线译码器和阵列区块中的字线与位线之间的连接平整度。

公开(公告)号：CN114678278A

公开(公告)日：2022-06-28

申请号：CN202011424630.3

申请日：2020-12-09

Applicant: 中国科学院微电子研究所 ,  真芯(北京)半导体有限责任公司

Inventor： 田范焕 ,  梁时元 ,  丁明正 ,  贺晓彬 ,  刘强 ,  高建峰

IPC: H01L21/48 ,  H01L27/108 ,  H01L27/11 ,  H01L27/115 ,  H01L27/22 ,  H01L27/24

Abstract: 本申请涉及半导体制造领域，具体涉及一种着陆焊盘的制造方法，包括以下步骤：在半导体衬底上形成金属导电层；在金属导电层上形成若干个焊盘引导间隔件；以若干个焊盘引导间隔件为引导图案，在引导图案上使用自组装嵌段共聚合物材料形成焊盘刻蚀掩模，使用焊盘刻蚀掩模来刻蚀金属导电层。申请实施例将自组装嵌段共聚合物材料应用在着陆焊盘的制造过程中，减少了工艺步骤，提高了工艺效率。

公开(公告)号：CN114649338A

公开(公告)日：2022-06-21

申请号：CN202111548849.9

申请日：2021-12-17

Applicant: 意法半导体(克洛尔2)公司 ,  意法半导体(鲁塞)公司

Inventor： A·马扎基 ,  M·利萨特 ,  B·弗罗门特

IPC: H01L27/112 ,  H01L27/115 ,  H01L21/8246 ,  G11C5/02

Abstract: 本公开的实施例涉及只读存储器。本描述涉及包括至少一个第一可重写存储器单元的ROM。

公开(公告)号：CN114613671A

公开(公告)日：2022-06-10

申请号：CN202011424629.0

申请日：2020-12-09

Applicant: 中国科学院微电子研究所 ,  真芯(北京)半导体有限责任公司

Inventor： 田范焕 ,  梁时元 ,  贺晓彬 ,  刘金彪 ,  杨涛 ,  李亭亭

IPC: H01L21/311 ,  H01L27/108 ,  H01L27/11 ,  H01L27/115 ,  H01L27/22 ,  H01L27/24

Abstract: 本申请涉及半导体制造领域，具体涉及一种形成图案的方法，包括以下步骤：在半导体衬底上依次形成目标层、转印层以及第一引导图案；使用定向自组装工艺在所述第一引导图案上形成沿水平方向或者垂直方向排布的第一刻蚀图案，以所述第一刻蚀图案为掩模，刻蚀转印层，以形成第一转印图案；形成与所述第一转印图案垂直相交的第二转印图案；以所述第一转印图案、第二转印图案为掩模，刻蚀目标层以形成目标图案。本申请实施例将DSA、PTD以及NTD技术进行结合应用到图像形成过程中，使得形成的图像尺寸更小，且减少了工艺步骤，提高了工艺效率。

公开(公告)号：CN114446971A

公开(公告)日：2022-05-06

申请号：CN202111213892.X

申请日：2021-10-19

Applicant: 意法半导体(鲁塞)公司

Inventor： C·里韦罗 ,  P·波伊文 ,  F·塔耶 ,  R·西莫拉

IPC: H01L27/11517 ,  H01L27/115

Abstract: 本公开的各实施例涉及非易失性存储器。一种用于非易失性存储器单元的存储器晶体管包括被植入半导体衬底中的源极区和漏极区。源极区与漏极区隔开。用于存储器晶体管的双栅极区在源极区与漏极区之间的半导体衬底中至少部分地在深度上延伸，并且还延伸超出该源极区和该漏极区。存储器单元还包括具有栅极区的选择晶体管，该栅极区在用于存储器晶体管的双栅极区上方部分延伸。