公开(公告)号：CN117787171A

公开(公告)日：2024-03-29

申请号：CN202311793517.6

申请日：2023-12-25

申请人： 苏州异格技术有限公司

发明人： 请求不公布姓名

IPC分类号： G06F30/347 ,  G06N3/0475 ,  G06N3/045 ,  G06N3/094

摘要： 本发明涉及图像处理技术领域，公开了一种基于多判别器的CGAN图像转换的FPGA拥塞预测方法及装置，该方法包括：获取图像数据以及噪声数据；其中，图像数据包括：布局后的图像以及电路连接性的图像；利用预先训练好的多判别器的条件生成对抗网络模型对图像数据以及噪声数据进行检测，预测FPGA布线拥塞结果。本发明通过布局后的图像以及电路连接性的图像，将预测布线拥塞问题构建成一个图像转换问题，输入是布局后的图像，预先训练好的多判别器的条件生成对抗网络模型，输出是拥塞热图，表示布线通道的密度情况，从而能够解决FPGA布线拥塞结果精准预测的难题，降低布线迭代所需耗费的时间，提升FPGA自动布局布线工具的结果质量以及执行效率。

公开(公告)号：CN117787163A

公开(公告)日：2024-03-29

申请号：CN202311842888.9

申请日：2023-12-28

申请人： 苏州异格技术有限公司

发明人： 请求不公布姓名

IPC分类号： G06F30/3315

摘要： 本发明涉及静态时序分析技术领域，公开了一种基于图遍历的时序分析方法、装置、设备及介质，该方法包括：获取目标电路对应的有向节点图，图中各节点的有向边用于连接各节点的后继节点；确定起始节点，基于各节点的有向边，对各节点进行遍历访问；在出现重复访问节点时，去除对应的有向边，并回退至上一访问节点继续遍历；若当前节点不存在未访问的后继节点，判定该节点访问完毕，回退至上一访问节点继续遍历，直至所有节点访问完毕，根据访问完毕的时间顺序得到拓扑排序结果；基于拓扑排序结果对目标电路进行静态时序分析，本发明通过一次图遍历实现环路检测、断环，获得最终拓扑排序结果，从而进行时序分析，解决计算冗余和运行时间长的问题。

公开(公告)号：CN117787162A

公开(公告)日：2024-03-29

申请号：CN202311825358.3

申请日：2023-12-27

申请人： 苏州异格技术有限公司

发明人： 请求不公布姓名

IPC分类号： G06F30/3315 ,  G06F30/327 ,  G06F9/50

摘要： 本发明涉及静态时序分析技术领域，公开了一种多端角静态时序分析方法、装置、计算机设备及介质，方法通过获取电路网表对有向无环时序图中的各节点进行层次化处理，确定不同层级分别对应的节点集合以及节点间的依赖关系；利用每个层级的节点集合、节点间的依赖关系以及各有向边在不同时序端角下的延时，对相应层级中不同节点之间的到达时间AT和需求到达时间RT进行并行计算，得到相应层级中各节点在不同端角下的AT和RT，其中，同一层级内不同节点之间AT和RT通过预先设置的多个线程并行计算，同一节点内不同端角下AT和RT通过单指令多数据流方法并行计算，有效提高了静态时序分析的效率。

公开(公告)号：CN117783839A

公开(公告)日：2024-03-29

申请号：CN202311818991.X

申请日：2023-12-27

申请人： 苏州异格技术有限公司

发明人： 请求不公布姓名

IPC分类号： G01R31/3181 ,  G01R31/317 ,  G01R31/26

摘要： 本申请涉及芯片测试技术领域，公开了芯片测试方法、装置、计算机设备及存储介质。本申请响应于用户输入的逻辑操作选择指令，从可选逻辑操作集合中确定出所选择的逻辑操作，将可选逻辑操作集合中未被用户选择的所有逻辑操作作为冗余逻辑操作集合，并从各待测功能模块的待验证功能中删除冗余逻辑操作集合中的逻辑操作，仅使用用户选择的逻辑操作对应目标芯片中待测功能模块进行测试。实现在对芯片进行测试时，用户自选需要测试的逻辑操作的目的，避免对所有逻辑操作进行测试的情况，节省了芯片内部资源，并有利于芯片测试时的时序收敛。

公开(公告)号：CN117634383A

公开(公告)日：2024-03-01

申请号：CN202311811326.8

申请日：2023-12-26

申请人： 苏州异格技术有限公司

发明人： 请求不公布姓名

IPC分类号： G06F30/343 ,  G06F30/347

摘要： 本发明涉及FPGA技术领域，公开了一种关键路径延时优化方法、装置、计算机设备及存储介质，本发明通过每个查找表组合构成的布尔函数进行重组来确定最终的标重组布尔函数，进而根据得到的目标重组布尔函数对多个查找表组合进行重组，可以得到对应的关键路径延时优化结果。因此，通过实施本发明，通过函数重构的方式调整引脚之间的连接关系从而达到了减少关键路径延时的效果。

公开(公告)号：CN117236253B

公开(公告)日：2024-02-02

申请号：CN202311492679.6

申请日：2023-11-10

申请人： 苏州异格技术有限公司

发明人： 请求不公布姓名 ,  请求不公布姓名

IPC分类号： G06F30/347

摘要： 本发明涉及电路设计技术领域，公开了一种FPGA布线方法、装置、计算机设备及存储介质，该方法包括：确定起始逻辑单元与对应的终止逻辑单元之间的至少一条单元连接路径；确定单元连接路径对应连接节点；确定连接节点对应的节点延时以及节点容量；基于节点延时，确定每一个起始逻辑单元与对应的终止逻辑单元之间的最短路径，并判断是否存在连接节点超过对应的节点容量；在存在的情况下，确定出拥塞节点，并确定拥塞节点的拥塞数量；根据拥塞数量，增加对应的拥塞节点的节点延时；基于增加后的节点延时，重复确定最短路径，直至不存在连接节点超过对应的节点容量。可以在保证关键路径延时较短的情况下，同时解决布线过程中产生的拥塞问题。

公开(公告)号：CN117376116A

公开(公告)日：2024-01-09

申请号：CN202311291437.0

申请日：2023-10-08

申请人： 苏州异格技术有限公司

发明人： 请求不公布姓名

IPC分类号： H04L41/0803 ,  H04L49/00

摘要： 本发明涉及虚拟交换机技术领域，公开了一种虚拟交换机的配置方法、装置、计算机设备及存储介质，该方法包括：获取输入层的第一节点的第一配置关系以及输出层的第二节点的第二配置关系；基于第一配置关系、第二配置关系按照预设的第一配置规则，在虚拟交换机配置对应于第一节点的第一目标节点以及对应于第二节点的第二目标节点，第一目标节点及第二目标节点位于虚拟交换机的边缘位置，第一目标节点与第二目标节点分别处于虚拟交换机的相对两侧；基于预设的第二配置规则，在虚拟交换机另一相对两侧分别配置输入节点以及输出节点，输入节点及输出节点位于虚拟交换机的边缘位置。本发明能够将各个节点之间的关系更清晰地展示出来。

公开(公告)号：CN117375551A

公开(公告)日：2024-01-09

申请号：CN202311330840.X

申请日：2023-10-13

申请人： 苏州异格技术有限公司

发明人： 请求不公布姓名 ,  请求不公布姓名

IPC分类号： H03H7/40 ,  G01R31/316 ,  G05B19/05

摘要： 本发明涉及管脚应用技术领域，公开了一种共享IO管脚的频率补偿系统、方法、装置、设备及介质，系统包括：T形线圈、眼图测试模块、IO控制模块和多个IO管脚；多个IO管脚连接IO控制模块的一端，IO控制模块的另一端连接T形线圈的输入端，眼图测试模块连接T形线圈的输出端；IO控制模块选择多个IO管脚的一个IO管脚运行，使得未在运行中的IO管脚处于关闭状态；T形线圈用于输出眼图，隔离IO管脚上的负载效应，并补偿因IO管脚上负载增加造成的传输频率损失；眼图测试模块用于测试并调整T形线圈输出眼图的大小，使得T形线圈输出端的传输带宽达到预设阈值。本发明使用T形线圈隔离IO管脚上的负载效应，补偿因IO管脚负载增加而造成的传输频率损失。

公开(公告)号：CN117350204A

公开(公告)日：2024-01-05

申请号：CN202311188213.7

申请日：2023-09-14

申请人： 苏州异格技术有限公司

发明人： 请求不公布姓名

IPC分类号： G06F30/327 ,  G06F30/331

摘要： 本发明涉及集成电路设计技术领域，公开了一种目标网表的生成方法、装置、计算机设备及计算机可读存储介质，该方法包括：获取门级网表；其中，门级网表包括多个有向无环图，每一个有向无环图包括多个节点；对多个节点进行划分处理，生成对应节点的第一划分结果以及对应第一划分结果的第一基础属性参数；对第一基础属性参数进行处理，生成对应于第一划分结果的第一评价属性信息；按照第一评价属性信息对门级网表进行处理，确定用于映射的第一目标节点以及对应第一目标节点的第二划分结果；基于第一目标节点以及第二划分结果，生成目标网表。解决了现有技术中仅仅通过对节点进行标记选择映射节点的方式，无法保证更优的逻辑映射结果的技术问题。

公开(公告)号：CN117312185A

公开(公告)日：2023-12-29

申请号：CN202311341707.4

申请日：2023-10-17

申请人： 苏州异格技术有限公司

发明人： 请求不公布姓名 ,  请求不公布姓名

IPC分类号： G06F12/06 ,  G11C7/10 ,  G11C8/16 ,  G06F15/78

摘要： 本发明涉及芯片内存融合技术领域，公开了一种FPGA内存储融合方法、装置及FPGA内存系统，在FPGA内包含CRAM存储和BRAM存储，CRAM存储在FPGA初始化阶段通过位流进行编程，位流编程完成后，在CRAM存储的出口使用锁存信号锁存住位流值，然后将CRAM存储释放作为通用内存读写操作，从而实现CRAM存储代替BRAM存储作为通用存储。本发明能节约FPGA存储资源，同时减小信号的线负载。