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公开(公告)号：CN116909981A
公开(公告)日：2023-10-20
申请号：CN202310673939.3
申请日：2023-06-07
申请人： 中国人民解放军战略支援部队信息工程大学
IPC分类号： G06F15/78
摘要： 本发明提供一种基于Rapid IO接口的晶上系统配置网络及构建方法。该构建方法所适用的条件包括：晶上系统提供有支持Rapid IO协议处理的模块和对外接口，晶上系统上集成的各部件均包含支持Rapid IO协议处理的模块和对外接口，包括：步骤1：将管理主机与晶上系统通过Rapid IO接口连接；步骤2：管理主机利用Rapid IO维护包枚举晶上系统上的所有部件以构建得到晶上系统的可视化拓扑结构；并在枚举过程中对探测感知到的所有交换部件进行路由配置以形成路由表；步骤3：根据构建的可视化拓扑结构，管理主机通过控制Rapid IO维护包的跳数字段，结合路由表将配置信息下发到晶上系统上的目标部件。
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公开(公告)号：CN114257519B
公开(公告)日：2023-05-16
申请号：CN202111290449.2
申请日：2021-11-02
申请人： 中国人民解放军战略支援部队信息工程大学
摘要： 本发明属于网络空间安全防护技术领域，特别涉及一种多功能等价执行体系统的异构度评估方法及装置，该方法包括将拟态系统建模为五元组形式，对功能等价执行体进行组件划分；计算任意两个功能等价执行体之间各个组件的异构度；根据不同类别的网络环境对不同组件类异构度进行权重分配；根据所处的网络环境和各个组件的异构度计算任意两个功能等价执行体之间的异构度；根据功能等价执行体之间的异构度计算出服务集的异构度。本发明利用加权调和平均数避免了局部最大值对整体安全性错误判断问题，再者，对所处的网络环境进行分类，来动态赋予不同组件类异构度不同的权重，提高了系统的动态性。
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公开(公告)号：CN111143122B
公开(公告)日：2023-05-05
申请号：CN201911180775.0
申请日：2019-11-27
申请人： 中国人民解放军战略支援部队信息工程大学
IPC分类号： G06F11/14 , H04L49/109
摘要： 本发明提供一种可靠的交换芯片复位结构及其复位方法。该交换芯片复位结构包括：全局复位控制单元、Sdbank复位控制单元和IP模块复位控制单元；全局复位控制单元的输入端连接复位源，其输出端连接Sdbank复位控制单元的输入端和IP模块复位控制单元的输入端；Sdbank复位控制单元的输出端连接IP模块复位控制单元的输入端；全局复位控制单元用于生成整个交换芯片所需的复位信号；Sdbank复位控制单元用于生成BANK内部所需的复位信号；IP模块复位控制单元用于生成各个IP模块所需的复位信号。本发明提供的交换芯片复位结构，按照3级复位结构对交换芯片进行全芯片复位设计，简化了整个交换芯片的复位结构，更有利于芯片的自动化集成。
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公开(公告)号：CN113110943B
公开(公告)日：2023-04-25
申请号：CN202110344052.0
申请日：2021-03-31
申请人： 中国人民解放军战略支援部队信息工程大学
摘要： 本发明属于交换芯片技术领域，特别涉及一种软件定义交换结构及基于该结构的数据交换方法，用于适配信息系统中不同应用需求，该结构包含：通过共享缓存结构组成的第一级交换，与通过CrossBar矩阵组成的第二级交换，其中，第一级交换中的共享缓存结构设置有m*n个端口，该m*n个端口均分为n个端口组，每个端口组内共享输入缓存和输出缓存，端口组之间通过第二级交换中的CrossBar矩阵连接。本发明综合考虑共享缓存交换和CrossBar矩阵交换两种交换结构的优缺点，将二者优点结合起来，基于软件定义互连技术实现高吞吐低时延交换结构的可编程特性以及协议无关性，满足交换芯片在多种不同场景下的实际应用，具有较好的应用前景。
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公开(公告)号：CN109117518B
公开(公告)日：2022-09-20
申请号：CN201810807007.2
申请日：2018-07-21
IPC分类号： G06F30/398
摘要： 本发明属于IC设计验证技术领域，特别是涉及一种寄存器读写访问验证系统及方法，通过寄存器模型构建模块构建DUT内部寄存器对应的寄存器模型；通过位域属性解析模块获取寄存器的各位域的读写属性，以及不同读写属性的位域的mask值；通过测试向量构建模块构建寄存器的测试向量和读写访问方式；通过UVM通用验证组件将测试向量驱动至DUT的寄存器配置总线的接口，并获取寄存器的读写值发送至自动读写对比模块；通过自动读写对比模块验证寄存器的读写值是否正确。该方式可以实现不同位域读写属性的寄存器快速读写访问验证，极大地降低了验证人员迭代回归的工作量，提高了验证的完备性和验证收敛的效率，并具有良好的可重用性和可扩展性。
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公开(公告)号：CN111555901B
公开(公告)日：2022-08-12
申请号：CN202010182318.1
申请日：2020-03-16
申请人： 中国人民解放军战略支援部队信息工程大学
摘要： 本发明属于芯片配置网络技术领域，特别涉及一种灵活支持混合总线协议的芯片配置网络系统，包括配置网络主从接口、协议解析与地址映射模块和核心互连网络；在配置网络主从接口处分别增加协议解析与地址映射模块；所述协议解析与地址映射模块用于实现总线读写请求/读写响应地址与网络ID之间的转换，以及将不同总线协议的读写请求或读写响应按照统一的格式转化为数据包的形式并注入核心互连网络，或将从核心互连网络接收的数据包根据不同的总线协议转换为相应的总线信号时序。本发明可灵活支持相同或者不同总线协议的网络互连和协议桥接，大大降低芯片配置网络的设计复杂度和技术门槛，并兼具良好地可扩展性和重用性。
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公开(公告)号：CN113572486A
公开(公告)日：2021-10-29
申请号：CN202110731602.4
申请日：2021-06-29
申请人： 中国人民解放军战略支援部队信息工程大学
摘要： 本发明提供一种具有低速SerDes接口的发送器、接收器及其电路设计方法。该发送器包括SerDes模拟电路和SerDes数字电路，SerDes数字电路包括：四分频模块，用于将SerDes模拟电路产生的SerDes并行数据发送时钟tx_clk_20t进行四分频产生控制器的并行数据发送时钟pma_tx_clk输入至协议控制器；异步FIFO模块，用于对来自协议控制器的数据进行跨异步读取；tx_data_repeat_gen模块，用于将异步FIFO模块读取的一个位宽为40bit的数据rd_data_40中的每一bit均重复发送一次，得到一个位宽为80bit的数据tx_data_80；位宽转换模块，用于对tx_data_repeat_gen模块输出的数据tx_data_80进行80bit到20bit的位宽转换；SerDes模拟电路，用于对位宽转换模块输出的数据进行并串转换处理，并通过其高速差分串行通道线TX_P/TX_N将数据发送出去；以及产生SerDes并行数据发送时钟tx_clk_20t。
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公开(公告)号：CN110138635B
公开(公告)日：2021-01-26
申请号：CN201910338214.2
申请日：2019-04-25
申请人： 中国人民解放军战略支援部队信息工程大学
摘要： 本发明提供一种支持FC与以太网的协议转换功能验证装置及方法。该装置包括：FC发送校验设备，用于校验第一以太网协议数据包和第一FC协议数据包的一致性；以及以太网发送校验设备，用于校验第二FC协议数据包和第二以太网协议数据包的一致性。该方法包括：随机生成若干数据作为payload；按照发送端校验设备侧协议的包格式将payload封装包头信息Header组成第一数据包；将第一数据包发送至目标协议转换芯片，目标协议转换芯片对第一数据包进行协议转换得到第二数据包；将payload备份给接收端校验设备，接收端校验设备根据payload和第二数据包校验目标芯片的协议转换结果。本发明可自动对比Header+payload的双端互联互通，以验证目的协议转换的正确性。
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公开(公告)号：CN111556008A
公开(公告)日：2020-08-18
申请号：CN202010183173.7
申请日：2020-03-16
申请人： 中国人民解放军战略支援部队信息工程大学
IPC分类号： H04L29/06
摘要： 本发明属于拟态防御对异构冗余执行体进行执行体间状态同步的技术领域，特别涉及一种拟态架构交换设备中有状态协议的同步方法，通过改造协议栈，增加信息封包导出接口和信息解包导入接口，当需要进行协议同步时，调度器向服务集中正常工作的协议栈发送查询请求，协议栈通过信息封包导出接口，将与协议状态有关的数据打包发送给调度器，调度器将数据包发送给需要同步的协议栈，协议栈通过信息解包导入接口，更新自身的协议状态，达到与其他协议栈的协议同步。该同步方法不影响交换设备的正常业务，可以有效解决拟态架构的交换设备中的有状态协议的清洗恢复问题。
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公开(公告)号：CN111158636A
公开(公告)日：2020-05-15
申请号：CN201911220379.6
申请日：2019-12-03
IPC分类号： G06F7/57 , G06F7/544 , H04L12/741
摘要： 本发明提供了一种可重构计算结构及乘累加计算处理阵列的路由寻址方法、装置。该结构中，可重构计算模块包括至少一个乘累加计算处理阵列，每个乘累加计算处理阵列包括ram单元和算式生成器，每个ram单元由四个ram块拼接而成，每个ram单元均由相应的计算算粒与其对应，用来完成典型的乘累加运算，每个算式生成器有四个接口，可通过接口与周边的ram单元连接。本发明提出的可重构计算结构，通过构建包含ram单元和算式生成器的乘累加计算处理阵列，每个阵列内部和阵列之间可通过算式生成器将各个ram单元互联，进而将将若干个乘累加计算处理阵列形成网状结构，相比传统的总线型或crossbar型互联结构而言，本互联结构逻辑电路设计简单。
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