-
公开(公告)号：CN101470600B
公开(公告)日：2011-08-24
申请号：CN200810006836.7
申请日：2008-02-02
IPC: G06F9/38
Abstract: 本发明公开了一种超长指令处理的方法，包括：根据指令编码中的功能单元类型标识任意选择一个同类型的功能单元，并向所述功能单元分发所述指令编码；将所述指令编码进行译码，获知所述功能单元所要执行的操作指令和所述功能单元所要访问的寄存器堆；根据所述操作指令从所述寄存器堆读取数据进行操作。本发明实施例不对功能单元分组，避免经过交叉访问结构访问寄存器堆，提高了数据交换的能力，增加了功能单元的数据访问灵活性。
-
公开(公告)号：CN102063287A
公开(公告)日：2011-05-18
申请号：CN201110001881.5
申请日：2011-01-06
Applicant: 清华大学
Abstract: 本发明提出一种处理器的指令执行结果存储结构，包括：处理器；和分别与所述处理器相连的通用寄存器堆和SPILL寄存器堆，其中，当所述处理器的指令执行结果的数据量大于所述通用寄存器堆的存储量时，将所述处理器的指令执行结果的一部分存入所述通用寄存器堆，将所述处理器的指令执行结果的另一部分存入所述SPILL寄存器堆。通过该处理器的指令执行结果存储结构能够有效地在寄存器溢出时减少访问内存的次数，降低能量的消耗，实现溢出数据的快速保存到SPILL寄存器堆中，极大的提高了处理器的执行效率。
-
公开(公告)号：CN102004719A
公开(公告)日：2011-04-06
申请号：CN201010547535.2
申请日：2010-11-16
Applicant: 清华大学
Abstract: 本发明提出一种支持同时多线程的超长指令字处理器结构，包括：相互并行的至少两个指令处理流水线结构，其中，每个所述指令处理流水线结构包括：指令获取模块，用于获取指令信息；指令分发模块，用于接收指令获取模块获取的指令信息并进行分配；指令执行模块，包括指令执行单元A、D、M和F，其中，指令执行单元A、D、M和F用于执行指令信息；通用寄存器堆用于存储相应执行单元A、M和D的执行结果；浮点寄存器堆，用于存储相应执行单元D和F的执行结果；和控制寄存器堆。通过该结构能够更充分的利用处理器的资源，增强了线程的访问效率，提高处理器的处理速度。
-
公开(公告)号：CN119337950A
公开(公告)日：2025-01-21
申请号：CN202310896869.8
申请日：2023-07-20
Abstract: 提供了一种神经网络芯片以及数据调度方法。该神经网络芯片中包括可配置模块、多个计算节点、以及互联拓扑。互联拓扑包括多个数据通路，每个数据通路连接两个计算节点。可配置模块根据神经网络模型中神经网络层对应的配置信息，控制多个计算节点中实现神经网络层计算的计算节点连接的数据通路开通或关断，从而实现在神经网络芯片内部实现数据调度，提高神经网络芯片的整体运行效率。
-
公开(公告)号：CN117472443A
公开(公告)日：2024-01-30
申请号：CN202311382759.6
申请日：2023-10-24
Applicant: 清华大学 , 合肥精智达集成电路技术有限公司
Abstract: 本申请实施例公开了一种处理器调试系统中指令的处理方法和装置。所述装置包括顺序执行的至少两个模块，其中所述至少两个模块包括指令分发模块和指令执行模块，其中：所述指令分发模块，用于将存储的指令发送给所述指令执行模块；所述指令执行模块，用于将接收的指令进行响应处理；其中，所述装置还包括：调试模块，用于输出用于使能处理器处于调试模式的控制信号；其中，所述指令分发模块，还用于在所述控制信号指示处理器处于调试模式后，获取所述指令执行模块对当前的指令的执行状态，并在所述执行状态为执行完成后，再将所述当前的指令对应的下一条指令发送给所述指令执行模块。
-
Patent Agency Ranking
公开(公告)号：CN117234980A
公开(公告)日：2023-12-15
申请号：CN202311245391.9
申请日：2023-09-25
Applicant: 安世半导体科技(上海)有限公司 , 清华大学
Abstract: 本申请公开了一种数据处理系统、方法、装置、设备和存储介质，属于计算机技术领域，该数据处理系统包括接口控制模组；其中，接口控制模组设置在电子设备的处理器和AHB总线之间；其中，接口控制模组的一端与处理器的至少两个接口连接，接口控制模组的另一端与AHB总线连接；接口控制模组，用于根据目标状态，从至少两个接口中选择第一接口，并向AHB总线传输第一接口输出的第一访问请求；目标状态包括以下至少一项：处理器的运行状态、AHB总线的被占用状态。如此，可以提高处理器访问AHB总线的效率。
-
-
公开(公告)号：CN111242289B
公开(公告)日：2023-04-07
申请号：CN202010059180.6
申请日：2020-01-19
Applicant: 清华大学
IPC: G06N3/0464 , G06N3/063
Abstract: 一种规模可扩展的卷积神经网络加速系统，包括处理器和至少一个卷积加速核，单个卷积加速核主要包括计算阵列、控制器和片上缓存，在扩展规模时，只需增加卷积加速核的数量，修改处理器上运行的程序，其它硬件模块无需更改。即，可以增加多个卷积加速核来提高该系统的规模和计算性能，本发明还提供了基于所述规模可扩展的卷积神经网络加速系统的方法，可以极大程度减少因扩展规模而带来的额外开销，从而部署在不同硬件平台。同时软硬件协作的方式通用性较好，可以支持不同的卷积神经网络。相对其他电路，该方法具有通用性和可扩展性。
-
公开(公告)号：CN113837373A
公开(公告)日：2021-12-24
申请号：CN202111131563.0
申请日：2021-09-26
Applicant: 清华大学
Abstract: 一种数据处理装置以及数据处理方法，该数据处理装置包括：双向数据处理模块，包括至少一个存储计算一体化的计算阵列，被配置为执行推理计算任务和训练计算任务；控制模块，被配置为将双向数据处理模块的工作模式切换为推理工作模式，以及将双向数据处理模块的工作模式切换为训练工作模式；参数管理模块，被配置为设置双向数据处理模块的权重参数；输入输出模块，被配置为响应于控制模块的控制，根据计算任务的输入数据生成计算输入信号，并将计算输入信号提供给双向数据处理模块，从双向数据处理模块接收计算输出信号并根据计算输出信号生成输出数据。该数据处理装置可以满足多种神经网络算法的推理与训练的要求。
-
公开(公告)号：CN111260054A
公开(公告)日：2020-06-09
申请号：CN202010031259.8
申请日：2020-01-13
Applicant: 清华大学
IPC: G06N3/08
Abstract: 一种提高联想记忆脉冲神经网络准确度的学习方法，所述联想记忆脉冲神经网络的记忆神经网络通过结构训练能够实现联想记忆和回想记忆，通过如下方法进行权值训练以提高记忆神经网络输出的准确率：若记忆神经网络不能激发输出神经元，则连接记忆神经网络激发神经元与目标输出神经元，若已有连接，则增大记忆神经网络激发神经元与目标输出神经元之间的权值；若输出神经元激发错误，则增大记忆神经网络激发神经元与目标输出神经元之间的权值，减小记忆神经网络激发神经元与其他输出神经元的权值；若输出神经元激发正确，则不进行权值调整。本发明能够实现联想记忆、回想记忆，从而显著提高联想记忆脉冲神经网络准确度。
-
-
-
-
-
-
-
-
-
Search Results
68
records
(took 0.02 seconds)
