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公开(公告)号：CN115034170A
公开(公告)日：2022-09-09
申请号：CN202210388274.7
申请日：2022-04-13
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392
Abstract: 提供了一种产生电路布局图的方法及系统与产生单元布局的方法。接收与电路相关联的电路布局图。在电路布局图上执行平行图案识别。执行平行图案识别包括判定电路布局图中存在平行图案。响应于判定电路布局图中存在平行图案，执行与平行图案相关联的第一单元与第二单元的单元交换。在第一单元的单元交换之后，执行工程变更命令路由以在电路布局图中连接第二单元。提供了具有第二单元的更新的电路布局图。
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公开(公告)号：CN114725096A
公开(公告)日：2022-07-08
申请号：CN202210253224.8
申请日：2022-03-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 一种形成半导体构造的方法包括在半导体层之上形成第一源极垫。形成与第一源极垫接触的第一纳米片材。形成与第一纳米片材相邻的栅极垫。形成位于栅极垫之上且与第一纳米片材接触的第一漏极垫。在栅极垫及第一源极垫下方形成后侧内连线。形成与后侧内连线、第一源极垫或栅极垫中的至少一者接触的第一后侧接触件。
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公开(公告)号：CN114692548A
公开(公告)日：2022-07-01
申请号：CN202210152850.8
申请日：2022-02-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392
Abstract: 一种集成电路装置、制造集成电路的方法与系统，在一些实施例中，集成电路中的层在布局处理中产生的图案部分，诸如电网(PG)中金属电力线层的图案部分，在布局处理之后经由类似于解决N着色问题的计算机实施处理来移除。经由这个后处理移除处理，图案部分可移除，以便在不产生某些有害影响(诸如切断电力线)的情况下将所制造的集成电路中的层的覆盖减小至所需程度。
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公开(公告)号：CN114582800A
公开(公告)日：2022-06-03
申请号：CN202210060867.0
申请日：2022-01-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 本发明的实施例提供了一种集成电路，包括多个第一层深线和多个第一层浅线。该集成电路还包括多个第二层深线和多个第二层浅线。第一层深线和第一层浅线中的每个位于第一导电层中。第二层深线和第二层浅线中的每个位于第一导电层之上的第二导电层中。本发明的实施例还提供了一种制造集成电路的方法。
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公开(公告)号：CN114566463A
公开(公告)日：2022-05-31
申请号：CN202210047744.3
申请日：2022-01-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088 , H01L21/66
Abstract: 公开了一种半导体器件及该器件的制造方法。在一个方面，该半导体器件包括第一有源区域，该第一有源区域沿第一横向方向延伸并包括多个第一外延结构。半导体器件包括互连结构，该互连结构沿第一横向方向延伸并设置在第一有源区域下方，其中多个第一外延结构中的至少一者电耦合到互连结构。互连结构包括沿着垂直于第一横向方向的第二横向方向相对于第一有源区域偏移的至少第一部分。
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Patent Agency Ranking
公开(公告)号：CN113392614A
公开(公告)日：2021-09-14
申请号：CN202011337628.2
申请日：2020-11-25
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F30/398 , G06F111/04 , G06F119/06
Abstract: 一种包含具有不同节距大小的混合多节距单元的集成电路。集成电路包括：最小单位，每个最小单位包含具第一节距大小的第一多节距单元及具第二节距大小的第二多节距单元，第一及第二节距大小的最大公因式大于1的整数；第一节距大小的栅极长度及第二节距大小的栅极长度能扩展以实现G偏置以对集成电路进行功率及速度优化。
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公开(公告)号：CN113284887A
公开(公告)日：2021-08-20
申请号：CN202110022364.X
申请日：2021-01-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/092 , H01L21/8238
Abstract: 一种对存于非暂性计算机可读媒体布置图制造半导体装置的方法包括：将布置图配置成列；将这些列中的一或多个配置为组合列，组合列配置包括相对于实质上垂直于第一方向的第二方向，将一或多个组合列中的每一个的一高度设定为实质上等于第一单元的第一高度及第二单元的第二高度的总和，第一单元不同于第二单元，且第一高度不同于第二高度；以及填充该一或多个组合列中的每一个，该填充包括：将第一单元的第一实例堆叠在第二单元的第一实例上，或将第二单元的第二实例堆叠在第一单元的第二实例上。
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公开(公告)号：CN113130443A
公开(公告)日：2021-07-16
申请号：CN202010368022.9
申请日：2020-04-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/535
Abstract: 一种集成电路包括第一金属层，此第一金属层具有邻近于第一边界的第一第一金属层条带及邻近于第二边界的第二第一金属层条带，第二边界与第一边界相对。第一第一金属层条带及第二第一金属层条带、第一边界及第二边界彼此平行。电路进一步包括第二金属层，此第二金属层具有第一第二金属层条带及邻近于第一第二金属层条带的第二第二金属层条带。第一第二金属层条带在第一第一金属层条带处连接第一金属层条带及第二第二金属层条带在第二第一金属层条带处连接第一金属层条带。第一第二金属层条带及第二第二金属层条带中的每一者彼此平行。
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公开(公告)号：CN112086449A
公开(公告)日：2020-12-15
申请号：CN202010120919.X
申请日：2020-02-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L23/48 , H01L23/535
Abstract: 本发明实施例涉及半导体装置、相关方法及布局。本发明实施例涉及一种半导体装置，其包含栅极条、第一金属条及第二金属条。所述第一金属条形成于所述栅极条上方。所述第一金属条共面，且各第一金属条与所述栅极条中的一者十字交叉。所述第二金属条形成于所述第一金属条上方。所述第二金属条共面，且各第二金属条与所述第一金属条中的一者十字交叉。一个第一金属条通过第一接触通路连接到在下方交叉的一个栅极条且不连接到在上方交叉的一个第二金属条。两个相邻栅极条之间的长度为两个相邻第二金属条之间的长度的2倍，且所述一个第一金属条的长度小于两个相邻栅极条之间的所述长度的2.5倍。
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公开(公告)号：CN109427768B
公开(公告)日：2020-10-30
申请号：CN201811001159.X
申请日：2018-08-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 一种形成集成电路的方法包括：通过处理器基于设计规则组生成集成电路的布局设计并且基于该布局设计制造集成电路。该集成电路具有第一栅极。生成布局设计包括生成栅极布局图案组，生成切割部件布局图案并生成第一通孔布局图案。切割部件布局图案在第一方向上延伸、位于第一布局层级上并且与至少第一栅极布局图案重叠。栅极布局图案组在第二方向上延伸并位于第一布局层级上。第一通孔布局图案位于第一栅极布局图案上方、并且在第二方向上通过第一距离与切割部件布局图案分离。第一距离满足第一设计规则。本发明还提供了集成电路。
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