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公开(公告)号：CN1540869A
公开(公告)日：2004-10-27
申请号：CN200310103418.7
申请日：2003-10-31
申请人： 清华大学 , 上海清华晶芯微电子有限公司
IPC分类号： H03L7/18
摘要： 本发明属于无线通信设备技术领域，涉及集成射频锁相环型频率合成器。由采用CMOS工艺集成在一个芯片上的数字单元部件，模拟单元部件和由离片元件实现的环路滤波器组成，其中，该数字单元部件包括；R可编程计数器、P可编程计数器、S可编程计数器、三线串行接口电路、移位寄存器和功耗控制器；该模拟单元包括：鉴频鉴相器、双模预分频器、压控振荡器、电荷泵和恒跨导源；本发明的参考频率、输出频率和电荷泵的电流大小都可以通过三线串行接口进行控制，而且还实现了内部压控振荡器和外部压控振荡器选择、功耗控制等功能，使得该频率合成器具有极大的适应性，可以应用于多种通信系统中。
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公开(公告)号：CN118282408A
公开(公告)日：2024-07-02
申请号：CN202410465564.6
申请日：2024-04-17
申请人： 清华大学
摘要： 本申请提供一种数字时间转换器、锁相环以及电子设备。数字时间转换器包括：输入端、输出端、N(N≥1)个延时单元。输入端用于接收输入信号。输出端用于输出输出信号。每个延时单元包括串联连接的电感和电容。电感连接输入端，后一延时单元的电感连接于前一延时单元的电感和电容之间，电容接地。延时单元包括延时输出端，位于电感和所述电容之间，延时输出端连接输出端。数字时间转换器用于根据数字控制信号，控制输出端输出任意延时输出端的输出信号。本申请的延时单元由电感和电容构成，电感电容具有较低的电压噪声，且可以减少大延时情况下信号的失真，降低数字时间转换器的噪声。
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公开(公告)号：CN117650781A
公开(公告)日：2024-03-05
申请号：CN202311360944.5
申请日：2023-10-19
申请人： 清华大学
摘要： 本发明提供一种实现多个锁相环相位同步的电路、片上系统以及电子设备，涉及集成电路技术领域，包括：多个锁相环布设于一个芯片或者多个芯片中，每个锁相环的输出端与多个分频器的输入端连接；第一采样器用于对第一分频器的输出信号进行采样，得到采样信号并传输至所述锁相环相位控制模块；锁相环相位控制模块用于根据采样信号、参考时钟、同步复位信号以及频率控制字，产生锁相环相位调整信号并传输至与第一分频器连接的锁相环，对该锁相环的相位进行调整。本发明消除由锁相环、分频器以及信号路径引入的相位模糊，实现同一芯片上不同锁相环之间，同一锁相环不同通道之间以及不同芯片上锁相环的信号之间的相位同步。
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公开(公告)号：CN117240314A
公开(公告)日：2023-12-15
申请号：CN202311045974.7
申请日：2023-08-18
申请人： 清华大学
摘要： 一种数字模拟混合信号的基带解调系统，应用于接收机，包括：依次连接的模拟前端电路、相位旋转电路、DFE求和电路和多个模拟判决采样器；所述模拟前端电路，设置为对接收机接收到的基带信号进行信号幅度放大和信号均衡；所述相位旋转电路，设置为对所述模拟前端电路输出的信号进行载波恢复；所述DFE求和电路，设置为对经过载波恢复的信号进行判决反馈均衡处理；每个模拟判决采样器，设置为对判断反馈均衡处理后的模拟信号进行采样，以将所述模拟信号转换为数字信号。
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公开(公告)号：CN116722866A
公开(公告)日：2023-09-08
申请号：CN202310659025.1
申请日：2023-06-05
申请人： 清华大学
摘要： 本发明提供一种防止锁相环扫频时频率跳变的方法、装置及毫米波雷达，涉及射频、毫米波集成电路技术领域，包括：在每个周期内，持续监测数字锁相环对每个频段的扫频过程；每当扫频到一个频段的边界时，对控制字施加偏移量，并基于施加偏移量后的控制字，开始下一相邻频段的扫频。本发明对每一个控制字施加偏移量后，在数控振荡器DCO扫频时跨过每个频段之间的重叠频率。从而补偿因数控振荡器DCO的电容阵失配而导致的连续扫频时频率的跳变。支持各种扫频带宽和扫频周期，具备自适应能力，可以适用于各种频段，各种调谐特性的数控振荡器DCO，而且能够在扫频的同时追踪环境因素对电路特性的影响，从而使得最终的扫频波形具有很好的线性度。
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公开(公告)号：CN116722822A
公开(公告)日：2023-09-08
申请号：CN202310459696.3
申请日：2023-04-25
申请人： 清华大学
摘要： 本发明提供一种基于串联谐振的压控振荡器、集成电路以及电子设备，涉及射频集成电路技术领域，包括：两个结构相同的半电路，每个半电路均包括：两个结构相同的子单元；每个子单元均包括：串联连接的有源模块和串联谐振腔；对于任一子单元均有：有源模块的输入端与目标子单元中的串联谐振腔的输出端连接；其中，有源模块利用两个NMOS管构成的反相器实现驱动；串联谐振单元包括：串联连接的谐振电感和谐振电容；串联调谐单元包括：串联连接的变压电感和可调电容阵。本发明能够获得更低的相位噪声水平，便捷的实现了频率调谐。有效减少压控振荡器的整体尺寸，优化整体走线布局，同时相互之间的耦合有利于保证振荡的稳定性。
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公开(公告)号：CN116566385A
公开(公告)日：2023-08-08
申请号：CN202310538684.X
申请日：2023-05-12
申请人： 清华大学
摘要： 本发明提供了一种频率校准锁相环和频率校准方法，涉及射频技术领域，锁相环包括：第一电路、高速累加器、时间数字转换器和自动频率校准逻辑电路，第一电路包括：参考信号单元、鉴相器、滤波器、振荡器和多模分频器；其中，振荡器的输出连接至多模分频器、高速累加器和时间数字转换器；参考信号单元的输出连接至鉴相器、高速累加器和时间数字转换器；时间数字转换器和高速累加器的输出端连接自动频率校准逻辑电路的输入端；自动频率校准逻辑电路的输出端连接振荡器的数字控制输入端；锁相环通过高速累加器、时间数字转换器、参考信号单元和自动频率校准逻辑电路，进行频率锁定；锁相环在完成频率锁定后，通过第一电路，进行相位锁定。
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公开(公告)号：CN116054744A
公开(公告)日：2023-05-02
申请号：CN202310118920.2
申请日：2023-02-06
申请人： 清华大学
摘要： 本发明提供一种压控振荡器、频率源以及电子设备，涉及集成电路技术领域，包括：两个对称布置的半电路，且两个半电路的结构相同；源端电感与第一电容并联后一端接地，另一端与第一有源晶体管、第二有源晶体管各自的源极分别连接；栅端电感一端与第一有源晶体管的栅极连接，另一端与第二有源晶体管的栅极连接且接收栅极偏置电压；漏端电感与第二电容并联后一端与第一有源晶体管的漏极连接，另一端与第二有源晶体管的漏极连接且接收电源电压。本发明抵消注入压控振荡器的噪声电流，降低功耗，隔离电源耦合到晶体管栅极的噪声注入路径。实现差模模式与共模模式解耦。增加共模耦合系数的同时还缩减占用面积。
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公开(公告)号：CN115833773A
公开(公告)日：2023-03-21
申请号：CN202211555833.5
申请日：2022-12-06
申请人： 清华大学
摘要： 本发明提供了一种串行接口共模噪声抑制电路和电子设备，涉及集成电路技术领域。包括：T线圈电感和八字型电感；T线圈电感包括：第一电感线圈和第二电感线圈；八字型电感包括：第三电感线圈和第四电感线圈，八字型电感的两个电感线圈分别被配置为各包围T线圈电感中的一个电感线圈；第一电感线圈和第二电感线圈各自的输入端接收差分信号，并结合第三电感线圈和第四电感线圈的耦合作用，对差分信号中共模信号进行抑制。本发明所提串行接口共模噪声抑制电路，在拓展输出级带宽的基础上额外实现了对共模噪声的抑制，具有版图面积小、电路结构简单、不会使输出差模信号质量发生恶化或衰减，极大的减小了引入的插入损耗的优势，具有极高的实用性。
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公开(公告)号：CN113315521B
公开(公告)日：2022-12-23
申请号：CN202110514323.2
申请日：2021-05-07
申请人： 清华大学
IPC分类号： H03M1/50
摘要： 本文公开一种数字时间转换器及电子装置，本发明实施例数字时间转换器，包括一级以上数字时间转换单元；数字时间转换单元包括：第一延时单元(Delay)、第二Delay、第一D触发器(DFF)和第二DFF；第一Delay的输入端接收第一输入信号或连接相邻数字时间转换单元的输出端，输出端分别连接第一和第二DFF的第一输入端，以及连接相邻数字时间转换单元的输入端；第二Delay的输入端接收第二输入信号或连接相邻数字时间转换单元的输出端；第二Delay的输入端与输出端分别连接第二和第一DFF的第二输入端；第一和第二DFF分别输出用于表征超前或滞后信息的数字信号；所有Delay的延时时长相同。本发明实施例设计了各方面均更符合应用需求的时间数字转换器。
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