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公开(公告)号：CN117155381A
公开(公告)日：2023-12-01
申请号：CN202311159706.8
申请日：2023-09-08
申请人： 清华大学
摘要： 本发明提供一种时间交织的多参考时钟的锁相环、片上系统以及电子设备，涉及集成电路技术领域，包括：多相位分频器与主鉴相器、所有从鉴相器分别连接；主晶振与主鉴相器连接，每个同步环路中的从晶振与从鉴相器连接；所有鉴相器的输出端经滤波器后与压控振荡器的输入端连接，压控振荡器的输出端与多相位分频器连接。本发明由于多相分频器的输出负载分布在时间交织的多个支路，多个参考时钟不是同时翻转，而是边沿依次延时，降低了鉴相器工作瞬间对电源地网络的扰动，同时也降低了多相分频器输出时钟链路的噪声，使得参考时钟路径的总体噪声得以进一步优化，从而可以设计更低噪声的压控振荡器，进而从整体上降低锁相环的噪声。
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公开(公告)号：CN118282393A
公开(公告)日：2024-07-02
申请号：CN202410466009.5
申请日：2024-04-17
申请人： 清华大学
摘要： 本申请提供一种锁相环、电子设备、锁相控制方法及装置。锁相环包括：振荡器、数字锁相环路及模拟锁相环路。数字锁相环路包括数字鉴相器及数字环路滤波器，数字鉴相器的第一输入端用于连接参考时钟源，参考时钟源用于提供参考时钟，数字鉴相器的第二输入端连接振荡器的输出端，数字环路滤波器的输入端连接数字鉴相器的输出端，数字环路滤波器的输出端连接振荡器的输入端。模拟锁相环路包括模拟鉴相器及模拟环路滤波器，模拟鉴相器的第一输入端连接参考时钟源，模拟鉴相器的第二输入端连接振荡器的输出端，模拟环路滤波器的输入端连接模拟鉴相器的输出端，模拟环路滤波器的输出端连接振荡器的输入端。本申请可以快速锁定同时具备低相位噪声。
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公开(公告)号：CN118282408A
公开(公告)日：2024-07-02
申请号：CN202410465564.6
申请日：2024-04-17
申请人： 清华大学
摘要： 本申请提供一种数字时间转换器、锁相环以及电子设备。数字时间转换器包括：输入端、输出端、N(N≥1)个延时单元。输入端用于接收输入信号。输出端用于输出输出信号。每个延时单元包括串联连接的电感和电容。电感连接输入端，后一延时单元的电感连接于前一延时单元的电感和电容之间，电容接地。延时单元包括延时输出端，位于电感和所述电容之间，延时输出端连接输出端。数字时间转换器用于根据数字控制信号，控制输出端输出任意延时输出端的输出信号。本申请的延时单元由电感和电容构成，电感电容具有较低的电压噪声，且可以减少大延时情况下信号的失真，降低数字时间转换器的噪声。
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公开(公告)号：CN115037294A
公开(公告)日：2022-09-09
申请号：CN202210634606.5
申请日：2022-06-06
申请人： 清华大学
摘要： 本文公开一种锁相环、信号处理设备及信号处理的方法，锁相环中：参考时钟单元向鉴相单元输出两个以上频率可调的同步的参考时钟信号；反馈单元对锁相环在第一周期输出的输出电压信号进行分频处理，获得反馈信号；鉴相单元对各参考时钟信号，根据参考时钟信号和反馈信号的相位差确定相应的误差信号；加权单元对确定的误差信号进行加权计算，获得加权误差信号；校正单元设置为：根据加权误差信号对锁相环在第二周期输出的输出电压信号进行校正。本发明实施例通过两个以上参考时钟信号确定多路误差信号，通过对误差信号进行加权，实现了锁相环的参考时钟噪声的相位域平均，避免了参考时钟的带内相位噪声对锁相环功耗造成影响，降低了锁相环的功耗。
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