公开(公告)号：CN102075483B

公开(公告)日：2014-05-14

申请号：CN201110006943.1

申请日：2011-01-13

Applicant: 东南大学

Inventor： 张萌 ,  罗毅 ,  吴建辉 ,  时龙兴 ,  周传海 ,  周应栋

IPC: H04L27/26

Abstract: 本发明提出了一种降低OFDM信号峰均比(PAPR)的方法，这种方法通过级联SLM方法或PTS方法与限幅法来降PAPR。首先通过采用分组数较少的SLM或者PTS来初步降低信号峰均比，然后对PTS或者SLM输出的时域数据用限幅法通过设定限幅率将PAPR降到目标值。与只用PTS或者SLM方法相比这种方法因使用的分组数比较少，实现复杂度低，与只用限幅法相比这种方法在限幅前已初步降低了信号的PAPR，因而在同样的限幅率时引起信号的失真比较少。这种方法融合了PTS或SLM方法引起的信号失真少和限幅法降峰均比直接且实现简单的优点。在高斯信道情况下其误码率性能与原始数据相比有一定的下降，但在设计所关心的信噪比范围内性能损失不大。

公开(公告)号：CN102291138B

公开(公告)日：2013-11-27

申请号：CN201110191203.X

申请日：2011-07-08

Applicant: 东南大学

Inventor： 吴建辉 ,  王子轩 ,  张萌 ,  黄成 ,  陈超 ,  黄福青 ,  吉新村 ,  江平

IPC: H03M1/04 ,  H03M1/50

CPC classification number: H03M1/04 ,  G04F10/005

Abstract: 本发明公开了一种随机时间-数字转换器，包括输入切换电路、STDC阵列、编码器，其中时钟电路将两个时钟信号分别输入至输入切换电路的两个输入端，输入切换电路将时钟电路输入的两个时钟信号以轮换交叉换位的形式输送给STDC阵列的两个输入端，并同时输出触发控制信号至编码器；STDC阵列中每个比较器都独立的对两个时钟信号的快慢进行判断，并将判断结果送入编码器汇总处理，编码器输出两个时钟信号的相位差的大小和正负。本发明并利用STDC的随机特性，使STDC阵列中的等效比较器数量翻倍，最大程度的消除器件失配和工艺、电源电压、温度对电路的影响，相对于传统的STDC电路具有节省硬件，功耗低，面积小的特点。

公开(公告)号：CN102355260B

公开(公告)日：2013-10-30

申请号：CN201110227031.7

申请日：2011-08-09

Applicant: 东南大学

Inventor： 吴建辉 ,  黄福青 ,  吉新村 ,  王子轩 ,  朱贾峰 ,  陈超 ,  李红 ,  张萌

IPC: H03L7/18

Abstract: 本发明公开了一种电流复用二分频电路，包括主锁存器、重复利用流过主锁存器上的电流的从锁存器、和偏置电路，所述主锁存器和从锁存器接在偏置电路上，且从锁存器层叠在主锁存器上。本发明提供的电流复用二分频电路，其从锁存器层叠在主锁存器上，使得流过主锁存器的电流可以被从锁存器重复利用，达到了降低二分频电路功耗的目的，具有具有结构简单、设计难度低、实用性强等优点。

公开(公告)号：CN102025681B

公开(公告)日：2013-08-28

申请号：CN201010598207.5

申请日：2010-12-21

Applicant: 东南大学

Inventor： 时龙兴 ,  罗毅 ,  张萌 ,  吴建辉 ,  周传海 ,  戴亮 ,  蔡琰

IPC: H04L27/26

Abstract: 本发明提出了OFDM系统降峰均比技术中SLM和PTS的边带信息传输方法。这种方法利用了IFFT的线性性质，即在频域将边带信息和数据信息分别组合成边带符号和数据符号，数据符号中将传送数据的位置存放数据，将传边带的位置置零，在边带符号中将数据位置置零，将边带位置存边带信息。将数据符号和边带符号分别IFFT以后在时域相加得到最终的时域信息，接收端对接收的数据FFT后从已知的边带位置即可提出边带信息。这种方法应用到SLM方法中不会引起PAPR的再生问题，而应用于PTS方法会引起部分的峰值再生，但在不影响误码率性能的前提下很好地降低了系统的峰均比。

公开(公告)号：CN102111132B

公开(公告)日：2013-01-30

申请号：CN201110004192.X

申请日：2011-01-11

Applicant: 东南大学

Inventor： 时龙兴 ,  顾丹红 ,  顾俊辉 ,  吴建辉 ,  赵炜 ,  叶至易 ,  胡大海 ,  张萌 ,  李红

IPC: H03K5/156

CPC classification number: H03K3/017 ,  H03K5/1565

Abstract: 一种应用于解决在高速系统中对时钟占空比进行校准的高速全差分时钟占空比校准电路。该电路采用连续时间积分器检测占空比，直接在时钟传播链路上调整占空比从而提高工作速度。该电路使用全差分的电路结构，在指定工艺下能在更高、更宽的频率范围内进行占空比校准。并对工艺失配以及共模噪声都具有较好的抑制力。该电路包括了调整级ADJ1和ADJ2、第一缓冲级BUF1、第二缓冲级BUF2和占空比检测级DCD。

公开(公告)号：CN102045028B

公开(公告)日：2012-09-19

申请号：CN201110000175.9

申请日：2011-01-04

Applicant: 东南大学

Inventor： 吴建辉 ,  竺磊 ,  陈超 ,  李红 ,  张萌 ,  杨世铎 ,  徐震 ,  赵亮

IPC: H03F1/26

Abstract: 本发明公开一种增益可调低噪声放大器，在主体共源共栅管上交叉并接两组共源共栅管，将跨导管放大的电流交叉分流，部分射频输入的正电流流到负输出端，部分射频输入的负电流流到正输出端，从而交叉抵消形成可实现低噪声放大器增益调节的增益控制电路。本发明相对于传统的低噪放增益控制方法具有增益调节不增加系统噪声、增益控制精确、不影响偏置和输入阻抗、不增加功耗的特点。

公开(公告)号：CN102073621B

公开(公告)日：2012-08-22

申请号：CN201110022076.0

申请日：2011-01-19

Applicant: 东南大学

Inventor： 张萌 ,  周传海 ,  吴建辉 ,  时龙兴 ,  丁小军 ,  李红 ,  戴亮 ,  罗毅 ,  周应栋

IPC: G06F17/14

Abstract: 一种应用于FFT/IFFT的基4蝶形单元电路及其处理方法，所述基4蝶形单元包括乘模块、加模块和控制模块，其中乘模块并行完成12个实数乘操作，其结果送给加模块；加模块对实数乘运算结果执行三个阶段的加/减法运算，控制模块控制加模块中加/减法器在各个阶段的操作数选择和操作符选择、运算结果的保存以及产生输出使能，通过复用2个加/减法器完成基4蝶形单元中的全部加/减法运算，大大地减少硬件资源。同时本发明在乘模块和加模块之间插入中间寄存器，构造乘模块和加模块在整体上的流水线处理结构，提高基4蝶形运算单元的运算速度，从而提高FFT/IFFT的处理速度。

公开(公告)号：CN101488759B

公开(公告)日：2012-04-11

申请号：CN200910024440.X

申请日：2009-02-24

Applicant: 东南大学

Inventor： 张萌 ,  高星 ,  戴志生 ,  吴建辉 ,  汤佳健 ,  刘万福 ,  罗锋 ,  方信昀 ,  李红 ,  时龙兴

IPC: H03M13/11

Abstract: 本发明提出一种多输入多输出正交频分复用系统低密度校验码的译码方法，该方法基于对数似然比置信传播原理，其特征是通过坐标旋转数字计算机结构、移位器、加法器、乘法器以及除法器的相关运算实现了低密度校验码的对数似然比置信传播译码。该译码方法中还通过选择器来实现坐标旋转数字计算机结构的复用，使得低密度校验码的译码结构更简单。

公开(公告)号：CN101582692B

公开(公告)日：2012-02-22

申请号：CN200910033126.8

申请日：2009-06-12

Applicant: 东南大学

Inventor： 张萌 ,  汤佳健 ,  朱笛 ,  高星 ,  吴建辉 ,  戴志生 ,  方信昀 ,  王声扬 ,  武攀 ,  宗倩

IPC: H03L7/085

Abstract: 本发明提出一种提高数字锁相环性能的方法，该方法在传统锁相环电路的希尔伯特鉴相器和环路滤波器之间依次增加一个比例微分控制模块，一个模糊控制模块和一个滤波器参数更新模块；根据鉴相器输出来自动调整环路滤波器参数，进而控制环路带宽，完成锁相环的自适应控制，从而增加锁定范围、缩小锁定时间并且降低稳态相位抖动。

公开(公告)号：CN101640533B

公开(公告)日：2011-10-05

申请号：CN200910184797.4

申请日：2009-08-14

Applicant: 东南大学

Inventor： 陈鑫 ,  杨军 ,  刘新宁 ,  时龙兴 ,  吴秀龙 ,  张萌 ,  邓晓莺

IPC: H03L7/08

Abstract: 一种全数字锁相环的快速锁定方法，用于对设有包括鉴相鉴频器，时间数字转换器，数字滤波器，数控振荡器和分频器构成的全数字锁相环在短时间内锁定频率，其特征在于：通过设计的算法找到控制数控振荡器频率的一个控制字，受该控制字控制的数控振荡器输出的时钟经过分频后得到分频时钟，该分频时钟频率与参考时钟频率相近，然后基于鉴相鉴频器鉴出的参考时钟和分频时钟之间的相位差，来控制数控振荡器进行锁定；该全数字锁相环设有快速频率捕获和锁相两个环路，两个环路交替工作，首先由快速频率捕获环路完成频率捕获，然后再由锁相环路完成精确锁定。