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公开(公告)号：CN117497512A
公开(公告)日：2024-02-02
申请号：CN202210855457.5
申请日：2022-07-20
Applicant: 中芯国际集成电路制造(上海)有限公司
IPC: H01L23/522 , H01L23/64 , H10N97/00
Abstract: 一种电容器件及其形成方法，其中结构包括：与所述若干第一电极层以及所述若干第三电极层相连的第一引出端，自距离所述第一引出端最远处的第一电极层末端到所述第一引出端的路径值为第一值，自距离所述第一引出端最远处的第三电极层末端到所述第一引出端的路径值为第二值，所述第一值和所述第二值的差值范围低于或等于第一目标值；与所述若干第二电极层以及所述若干第四电极层相连的第二引出端，自距离所述第二引出端最远处的第二电极层末端到所述第二引出端的路径值为第三值，自距离所述第二引出端最远处的第四电极层末端到所述第二引出端的路径值为第四值，所述第一值和所述第二值的差值范围低于或等于第二目标值，提高了器件的电容密度。
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公开(公告)号：CN117393545A
公开(公告)日：2024-01-12
申请号：CN202210763567.9
申请日：2022-06-30
Applicant: 中芯国际集成电路制造(上海)有限公司
IPC: H01L23/64 , H01L23/522 , H10N97/00
Abstract: 一种电容器及其形成方法，其中电容器包括：衬底；位于衬底上的第一电极层；位于第一电极层上的介电层；位于介电层上若干相互分立的第二电极层；位于第一电极层上的第一引线结构，第一引线结构沿竖直方向贯穿介电层与第一电极层连接，且第一引线结构包围若干第二电极层；位于每个第二电极层上的第二引线结构，每个第二引线结构与对应的第二电极层连接；位于第一引线结构和第二引线结构上的第三引线结构，第三引线结构与若干第二引线结构连接。通过并联形式连接第一电极层以及若干第二电极层，使得流经第一电极层和第二电极层的电阻降低，使得电容器的品质因数增加。另外无需额外增加第一电极层的面积，进而不会使得器件结构的集成度降低。
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公开(公告)号：CN117219610A
公开(公告)日：2023-12-12
申请号：CN202210602802.4
申请日：2022-05-30
Applicant: 中芯国际集成电路制造(天津)有限公司 , 中芯国际集成电路制造(上海)有限公司
IPC: H01L23/522 , H01L23/64 , H10N97/00
Abstract: 一种半导体结构及其形成方法，半导体结构包括：基底；线圈结构，位于所述基底上，所述线圈结构包括沿纵向堆叠的多个线圈层，多个所述线圈层相互电连接，每个所述线圈层均包括多个同心环绕的线圈，且每个所述线圈层的线圈与沿纵向相邻的线圈正对设置；沟槽，位于水平方向相邻的所述线圈之间，所述沟槽穿过多个所述线圈层，所述沟槽的侧壁和底部围成位于相邻所述线圈之间的空气间隙。本发明有利于提高半导体结构的性能。
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公开(公告)号：CN117116920A
公开(公告)日：2023-11-24
申请号：CN202210521458.6
申请日：2022-05-13
Applicant: 中芯国际集成电路制造(上海)有限公司
Abstract: 一种电容器件及其形成方法，其中结构包括：位于所述衬底上的第一金属层，所述第一金属层包括第一电极层和第二电极层，所述第一电极层包括若干第一指状极板，所述第二电极层包括若干第二指状极板；位于所述第一金属层上的层叠设置的若干第二金属层和若干第三金属层，各所述第二金属层位于相邻的所述第三金属层之间或者所述第三金属层与所述第一金属层之间，各所述第二金属层包括第三电极层，各所述第三金属层包括第四电极层，所述第三电极层和所述第四电极层在所述衬底表面的具有相互重叠的第一投影，所述若干第一指状极板和所述若干第二指状极板在所述衬底表面的投影在位于所述第一投影范围内，提高电容器件性能。
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公开(公告)号：CN117096130A
公开(公告)日：2023-11-21
申请号：CN202210499358.8
申请日：2022-05-09
Applicant: 中芯国际集成电路制造(上海)有限公司
IPC: H01L23/522 , H01L23/552 , H01L23/64 , H10N97/00
Abstract: 一种半导体结构及其形成方法，其中半导体结构包括：衬底，所述衬底包括屏蔽区，所述屏蔽区内具有平行于第一方向的第一有源区；位于所述屏蔽区上的若干第一隔离结构，若干所述第一隔离结构平行于第二方向，且所述第一隔离结构沿所述第二方向贯穿所述第一有源区；位于所述衬底上的介质层；位于所述介质层上的电感线圈，所述电感线圈在所述衬底上的投影图形位于所述屏蔽区内。通过所述第一隔离结构贯穿所述第一有源区，使得所述第一有源区被碎片化，进而使得被碎片化后的所述第一有源区面积减小。因此，在所述电感线圈工作时，能够有效降低在所述第一有源区内感应出的涡流，减小电感器的损耗，进而使得电感器的品质因数Q提升。
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Patent Agency Ranking
公开(公告)号：CN117080208A
公开(公告)日：2023-11-17
申请号：CN202210487822.1
申请日：2022-05-06
Applicant: 中芯国际集成电路制造(天津)有限公司 , 中芯国际集成电路制造(上海)有限公司
Abstract: 一种半导体结构及其形成方法，结构包括：基底，包括器件区；屏蔽环结构，位于器件区的基底上，屏蔽环结构中具有开口，用于将屏蔽环结构分为沿第一方向相隔离的第一屏蔽结构和第二屏蔽结构；导电结构，位于器件区的基底上，包括与第一屏蔽结构同侧的第一导电结构、以及与第二屏蔽结构同侧的第二导电结构，第一导电结构和第二导电结构均包括沿第二方向延伸的第一引线、以及沿第一方向延伸且与第一引线对应电连接的第二引线，沿第一方向，第一引线分别位于屏蔽环结构两侧，其中，第一导电结构的第二引线与第二屏蔽结构电连接，第二导电结构的第二引线与第一屏蔽结构电连接，导电结构接地，第二方向垂直于第一方向。本发明有利于提高器件的工作性能。
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公开(公告)号：CN117059609A
公开(公告)日：2023-11-14
申请号：CN202210486297.1
申请日：2022-05-06
Applicant: 中芯国际集成电路制造(深圳)有限公司 , 中芯国际集成电路制造(上海)有限公司
Abstract: 一种半导体器件及其形成方法、半导体结构，器件包括：基底，包括屏蔽区、以及环绕屏蔽区的保护区；屏蔽结构，位于屏蔽区的基底上；底部保护环，位于保护区的基底上且环绕屏蔽结构，且用于接地，屏蔽结构与底部保护环电连接，底部保护环包括：多个第一导电层，位于保护区的基底上，多个第一导电层沿第一方向延伸且沿第二方向平行排布，多个第一导电层构成环绕屏蔽区的形状，第一方向垂直于第二方向；多个第二导电层，位于保护区的基底上，多个第二导电层沿第二方向延伸且沿第一方向平行排布，多个第二导电层构成围绕屏蔽区的形状，每个第二导电层沿第二方向贯穿所在区域的多个第一导电层、并与多个第一导电层电连接。本发明有利于提高器件的性能。
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公开(公告)号：CN111435650B
公开(公告)日：2022-11-18
申请号：CN201910026202.6
申请日：2019-01-11
Applicant: 中芯国际集成电路制造(上海)有限公司 , 中芯国际集成电路制造(北京)有限公司
IPC: H01L21/768 , H01L23/528 , H01L23/532 , H01L21/304
Abstract: 一种半导体结构及其形成方法，其中，半导体结构的形成方法包括：提供晶圆，所述晶圆包括功能区和包围功能区的非功能区，所述晶圆表面具有第一介质层；在所述非功能区的第一介质层内形成第一开口；在所述第一开口内形成第一连接层，所述第一连接层封闭第一开口的顶部，且所述第一连接层内有第一空隙。所述方法形成的半导体结构的性能较好。
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公开(公告)号：CN105374762B
公开(公告)日：2018-09-18
申请号：CN201410430618.1
申请日：2014-08-28
Applicant: 中芯国际集成电路制造(上海)有限公司
Inventor： 王晓东
IPC: H01L23/16 , H01L23/522 , H01L21/56 , H01L21/60
Abstract: 本发明提供了一种待切割的半导体芯片结构及其制造方法，其中，位于两相邻所述半导体芯片之间的切割道表面的钝化层中形成有至少一个沟槽；当受到剪切应力时，具有沟槽的钝化层会优先在应力作用下发生形变甚至翘曲，由此，使剪切应力得到释放，从而降低了传递至半导体芯片处的剪切应力的力矩，避免了半导体芯片被剪切应力所破坏。
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公开(公告)号：CN105280568A
公开(公告)日：2016-01-27
申请号：CN201410258345.7
申请日：2014-06-11
Applicant: 中芯国际集成电路制造(上海)有限公司
Inventor： 王晓东
Abstract: 本发明提供一种密封环结构的制作方法，至少包括以下步骤：S1：提供一衬底；S2：在所述衬底上形成第一层间介质层，并在位于所述密封环区域的第一层间介质层中形成第一金属层；S3：在位于所述密封环区域与所述测试结构区域之间的第一层间介质层中形成若干凹槽；S4：沉积第二层间介质层，所述凹槽中的第二层间介质层构成虚拟介质栓塞；S5：在所述第一金属层上形成导电柱及第二金属层。本发明在空旷区域的相邻层间介质层之间形成若干虚拟介质栓塞，从而增强切割道区域的各介质层之间的粘合能力，降低晶粒切割时芯片边缘分层的风险，减少芯片报废，降低生产成本。
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