公开(公告)号：CN101262218B

公开(公告)日：2012-02-22

申请号：CN200810019657.7

申请日：2008-03-11

申请人： 东南大学 ,  中国电子科技集团公司第四十四研究所

发明人： 李杰 ,  谢亮 ,  江永清 ,  夏晓娟 ,  王磊 ,  孙伟峰 ,  陆生礼

IPC分类号： H03K19/00 ,  H03K19/173 ,  H03K19/177

摘要： 本发明公开一种数据多路及顺/反向输出控制电路，其特征在于包括基本导通信号产生电路、中间信号产生电路、输出路数选择电路和输出端口电路。本发明通过基本导通信号电路、中间信号产生电路、输出路数选择电路和输出端口电路的设置，接收路数选择信号、起始总线选择信号和顺/反向输出控制信号的设定并进行一系列处理，不仅可以实现单路、双路和四路输出，输出路数可选，还可以指定传输起始列，并实现数据的顺向或反向输出，从而满足多种工作情况下的使用要求。

公开(公告)号：CN102340316A

公开(公告)日：2012-02-01

申请号：CN201110263176.2

申请日：2011-09-07

申请人： 上海大学

发明人： 毕卓 ,  王镇 ,  徐美华

IPC分类号： H03M9/00 ,  H03K19/177 ,  H03L7/081

摘要： 本发明涉及一种基于FPGA的微型空间过采样直流平衡串行解串器，其目的是提供一种在没有内置串行解串器的FPGA中能够进行一些基于串行解串器的验证与设计。它主要包括时钟数据恢复模块CDR、8B/10B编码器、8B/10B解码器、异步FIFO缓冲模块、时钟产生模块、并转串模块、串转并模块、成帧模块与解帧模块。在发送端，数据经过异步FIFO缓冲模块缓冲后，经过成帧模块输入到8B/10B编码器（8位一帧）编码，然后经过并转串模块，最后差分输出。在接收端，差分信号经过差分输入模块接受后，输入到串转并模块输出，输出的数据经过8B/10B解码器解码后输入到解帧模块，最后经过异步FIFO缓冲模块缓冲输出。

公开(公告)号：CN101447787B

公开(公告)日：2011-12-07

申请号：CN200810148115.X

申请日：2008-12-30

申请人： 成都华微电子科技有限公司

发明人： 李平 ,  李威 ,  李文昌

IPC分类号： H03K19/177 ,  G11C11/401 ,  G11C11/406

摘要： 现场可编程门阵列，涉及集成电路技术。本发明包括SRAM单元，还包括刷新电路，所述SRAM单元由MOS管和电容组成，所述刷新电路为SRAM单元提供电容刷新。本发明的有益效果是，由于本发明的SRAM结构比现有技术大为简化，相应的芯片面积可以减少很多，有利于芯片的高度集成化和小型化。

公开(公告)号：CN102197596A

公开(公告)日：2011-09-21

申请号：CN200980143270.5

申请日：2009-09-03

申请人： 3M创新有限公司

发明人： 詹姆斯·E·安德森 ,  尼科尔·J·瓦格纳 ,  托米·W·凯利 ,  安德鲁·J·乌德科克 ,  克雷格·R·沙尔特 ,  凯瑟琳·A·莱瑟达勒 ,  菲利普·E·沃森

IPC分类号： H03K19/177

CPC分类号： H01L27/156 ,  B41J2/45

摘要： 本发明公开了以下内容：电像素化发光装置；用于形成电像素化发光装置的方法；包括电像素化发光装置的系统；用于电像素化发光装置的方法。

公开(公告)号：CN102089976A

公开(公告)日：2011-06-08

申请号：CN200980127610.5

申请日：2009-07-08

申请人： 皮埃尔和玛利居里大学(巴黎第六大学) ,  中央科学研究中心

发明人： Z·马拉克奇 ,  H·梅瑞兹 ,  H·姆拉贝特

IPC分类号： H03K19/177

CPC分类号： H03K19/17736

摘要： 用于可编程门阵列的互连交换机(2)，具有：将多个输入群集在一起的输入端口(I，I’)、以及将多个输出群集在一起的输出端口(O，O’)，输入和输出连接至链接树结构，该链接树结构从输入向下延伸至输出并且包括路由元件(4，5，6)，这些路由元件在若干层上组织以便于通过单通路将所有输入端口的每个输入连接至每个输出端口的至少一个输出。互连交换机、逻辑单元和包括两者的可编程门阵列被排列成便于建立网络两点之间的单通路。

公开(公告)号：CN101226481B

公开(公告)日：2011-05-18

申请号：CN200810033550.8

申请日：2008-02-02

申请人： 上海华为技术有限公司

发明人： 董永强

IPC分类号： G06F9/445 ,  H03K19/177

摘要： 本发明公开了一种加载现场可编程门阵列的方法、装置及系统。本发明方法包括：电可编程逻辑器件EPLD接收预设位宽的数据，该预设位宽为CPU与EPLD之间所支持的最大访问端口位宽；所述预设位宽的数据位宽为现场可编程门阵列FPGA数据加载端口位宽的整数N倍；EPLD将接收的所述预设位宽的数据划分成整数N个数据，其中每个数据的位宽为所述FPGA数据加载端口的位宽；EPLD将划分后的数据分整数N次加载到FPGA。通过本发明，减少了加载FPGA时CPU访问外设次数，缩短了加载FPGA的时间。

公开(公告)号：CN101588175B

公开(公告)日：2011-05-04

申请号：CN200910087850.9

申请日：2009-06-24

申请人： 北京理工大学

发明人： 谢民 ,  刘国满 ,  冀连营 ,  高梅国 ,  方秋均

IPC分类号： H03K19/177 ,  G06F17/00 ,  G06F7/00 ,  H04L12/40 ,  G06F15/00

摘要： 本发明涉及一种FPGA信号处理板，属于数字信号处理技术领域。该处理板包括一个电源模块、四个FPGA处理子模块、一个FPGA收发模块、一个互联芯片组模块和一个FPGA加载模块，FPGA处理子模块和FPGA收发模块采用全互联方式连接，每两个模块间的互联带宽高达1.6B/s。本处理板通过PCI总线、RapidIO总线以及源同步接口实现了对外的多种高速接口，并搭载了容量为4GB的DDRSDRAM，存储带宽高达10688MB/s。采用DSP+CPLD+NAND的配置组合使板上FPGA具有灵活的配置方式。本发明适合应用于信号处理实时性要求苛刻的场合，如雷达信号处理、图像处理、通讯基站等。

公开(公告)号：CN101924551A

公开(公告)日：2010-12-22

申请号：CN201010238088.2

申请日：2010-07-27

申请人： 中国航天科技集团公司第九研究院第七七一研究所

发明人： 刘智

IPC分类号： H03K19/177

摘要： 本发明公开了一种FPAA失调数字自动校准方法，(1)将FPAA失调自校准主控模块和若干个相同的CAB子失调自校准模块互联；(2)由FPAA失调自校准主控模块提供统一的控制信号，用于控制各CAB块的自校准过程；各个CAB块之间的校准进程是并行工作的；(3)每个CAB块完成自校准后，向FPAA失调自校准主控模块反馈校准完成信号；(4)当所有CAB块完成自校准后，失调自校准主控制模块向FPAA系统发出完成信号，同时FPAA失调自校准所有模块停止工作。采用本发明实现的FPAA失调自校准结构的校准精度可达0.2mV；该方法不仅可以校正FPAA电路因器件失配、工艺偏差引起的失调，还可以校准FPAA电路因时间或温度因素引起的失调；同时，由于所有CAB块之间的校准进程是并行工作的，所以该方法有效的提高了FPAA失调自校准效率。

公开(公告)号：CN101924550A

公开(公告)日：2010-12-22

申请号：CN200910052911.8

申请日：2009-06-11

申请人： 复旦大学

发明人： 林殷茵 ,  薛晓勇 ,  陈凤娇

IPC分类号： H03K19/177 ,  G11C11/409

摘要： 本发明提供一种采用增益单元eDRAM的查找表，属于可编程逻辑器件领域。该查找表包括多路选择器、若干个反相器和增益单元eDRAM，每个反相器的输出端对应连接于多路选择器的一个数据输入端，每个增益单元eDRAM中的存储单元的存储节点对应连接于一个反相器的输入端。该查找表具有易与CMOS标准工艺兼容、结构相对简单、单元面积小的特点。

公开(公告)号：CN101820278A

公开(公告)日：2010-09-01

申请号：CN201010142831.4

申请日：2004-02-09

申请人： 阿尔特拉公司

发明人： D·路易斯 ,  B·彼得森 ,  S·卡普塔诺卢 ,  A·李

IPC分类号： H03K19/173 ,  H03K19/177

CPC分类号： H03K19/17728 ,  H03K19/1737

摘要： 本发明涉及可分裂的查找表及逻辑元件。一种逻辑元件包括存储元件，多路复用器和控制信号。这些多路复用器按等级排列并且包括最高等级的多路复用器，其具有连接到存储元件的输入端和连接到次高等级的多路复用器输入端的输出端，这些多路复用器还包括一个第一等级的多路复用器，其具有连接到第二等级的多路复用器的输出端的输入端和至少一个输出端。控制信号被连接到多路复用器。在第一种操作模式下，控制信号确定在至少一个第一等级多路复用器输出端处的第一模式输出，在第二操作模式下，控制信号确定在所选择的非第一等级多路复用器输出端处的第二模式输出。