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公开(公告)号：CN118116440A
公开(公告)日：2024-05-31
申请号：CN202410151784.1
申请日：2024-02-02
申请人： 清华大学
摘要： 本发明提供一种基于动态随机存储器查找表的存内计算电路及芯片，该电路包括多个输入译码模块、多个查找表模块、多个局部访存模块和后级累加模块。输入译码模块根据输入向量确定运算权重数据；运算权重数据为与输入向量进行乘累加运算的权重数据；查找表模块存储块权重数据；块权重数据为多个权重数据及多个权重数据的相加数据；局部访存模块从查找表模块中读取运算权重数据；后级累加模块将输入向量与运算权重数据进行乘累加运算，能够有效降低数据逻辑开销。
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公开(公告)号：CN113593622B
公开(公告)日：2023-06-06
申请号：CN202110913509.5
申请日：2021-08-10
申请人： 清华大学
摘要： 本公开涉及一种存内计算装置及运算装置，所述装置包括：计算阵列，包括多个存内计算模块，所述存内计算模块包括第一字线、第二字线、第三字线、第一位线、第二位线、第三位线、第四位线、第一存储单元及第二存储单元；控制模块，连接于所述计算阵列，用于：控制所述第一字线、所述第三字线的电压状态，以控制所述存内计算模块的工作模式为写模式、读模式及保持模式的任意一种。本公开实施例提出的存内计算装置具有低电路复杂度、低功耗、高准确度、较快运算速度的特点。
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公开(公告)号：CN116187413A
公开(公告)日：2023-05-30
申请号：CN202211700187.7
申请日：2022-12-28
申请人： 清华大学
摘要： 本发明提供一种基于动态精度量化的神经网络模型训练加速方法及系统，在神经网络模型训练开始前，将运算过程中涉及的数据矩阵分为逻辑上的小块；训练过程中，每块数据的量化范围及该块数据对应的梯度值计算其量化敏感度，并将敏感度以块与块之间的最优相对量化位宽表示；根据网络当前训练步数，确定当前所需的平均量化位宽目标；结合相对量化位宽、平均量化位宽目标，及预先设定的硬件所支持最大最小计算位宽参数，动态确定各块权重值及激活值数据的绝对量化位宽；将训练数据按照绝对量化位宽量化以得到低精度的量化后数据用于计算，完成神经网络模型的训练计算加速，本发明解决现有神经网络训练速度慢、难以直接得到量化位宽理论最优值的问题。
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公开(公告)号：CN115940933A
公开(公告)日：2023-04-07
申请号：CN202310028191.1
申请日：2023-01-09
申请人： 清华大学
IPC分类号： H03K19/20 , H03K19/173
摘要： 本公开涉及一种可逻辑锁定的逻辑门电路及集成电路、芯片、电子设备，逻辑门电路包括上拉网络、下拉网络、第一可配置晶体管、第二可配置晶体管；上拉网络的多个端口、下拉网络的多个端口、第一可配置晶体管的栅极及第二可配置晶体管的栅极用于接收控制信号，以调整第一可配置晶体管及第二可配置晶体管的极化状态及在各极化状态下的通断特性，使得逻辑门电路执行目标逻辑运算，通断特性包括恒导通特性或恒关断特性。本公开实施例通过调整第一可配置晶体管及第二可配置晶体管的极化状态，使得逻辑门电路执行目标逻辑运算，具有可靠性较高的特点，有效地减少了功耗、延时和面积开销，并提升了破解复杂度，从而保护电路模块的功能和知识产权。
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公开(公告)号：CN115512740A
公开(公告)日：2022-12-23
申请号：CN202211268492.3
申请日：2022-10-17
申请人： 清华大学
摘要： 本公开涉及一种非易失静态随机存取存储器，所述存储器包括：多个存储模块，每个存储模块均包括开关单元、存储单元及备份重载单元，所述存储单元用于执行静态随机存取操作；所述备份重载单元包括两个晶体管、且其中一个晶体管为铁电场效应晶体管，所述备份重载单元用于在所述存储器掉电时执行数据备份操作，并在所述存储器上电时执行数据重载操作；控制模块，用于控制所述开关单元、所述备份重载单元中的晶体管，以执行所述静态随机存取操作、所述数据备份操作、所述数据重载操作的至少一种。本公开实施例可以降低晶体管开销，减少存储模块的面积开销，提高存储密度，并可达到飞焦级别的功耗。
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公开(公告)号：CN110600065B
公开(公告)日：2021-10-08
申请号：CN201910756772.0
申请日：2019-08-16
申请人： 清华大学
IPC分类号： G11C11/408 , G11C11/4094 , G11C11/4097
摘要： 本发明提出一种具有对称特性的存储器单元及其构成的阵列结构，涉及存储器技术领域。所述存储器单元的电路结构包括两个晶体管、一个存储器器件、行位线、列位线、行字线和列字线，第一晶体管的栅极、漏极和源极分别与行字线、行位线和存储器器件一端相连，第二晶体管的栅极和漏极分别与列字线和行位线相连，第二晶体管的源极与存储器器件一端、第一晶体管的源极均相连，存储器器件另一端与列位线相连。所述阵列结构为多个所述存储器单元通过对应的字线与位线相连的方式组成的若干行和若干列。本发明通过电路结构的行、列对称性，能够实现逐行操作与逐列操作，并保证了操作的简便与对称性。
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公开(公告)号：CN110428857B
公开(公告)日：2021-09-24
申请号：CN201910614658.4
申请日：2019-07-09
申请人： 清华大学
IPC分类号： G11C11/22 , G11C11/406
摘要： 本发明公开了一种基于滞回特性器件的存储器的单元电路及由多个该单元电路组成的阵列电路，其中，该存储器单元电路包括：信息存储模块、写操作模块和读操作模块，信息存储模块包括写操作端和读操作端，主要由具有滞回特性的单元组成，利用滞回特性的状态存储信息；写操作模块与写操作端连接，该连接控制信息存储模块内存储的信息，并在存储单元的滞回特性状态偏离对应的滞回区域前，写控制电路可以将其重置到滞回曲线的某个区间内，且该重置操作无需预先获取所存储的信息；读操作模块与读操作端连接，该连接获取信息存储模块内的状态存储信息。该存储器通过具有滞回特性的器件实现信息存储，从而刷新时无需事先进行读操作，实现刷新操作的简化。
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公开(公告)号：CN112486901A
公开(公告)日：2021-03-12
申请号：CN202011382184.4
申请日：2020-11-30
申请人： 清华大学
IPC分类号： G06F15/78
摘要： 本发明提供一种基于乒乓缓冲的存内计算系统及方法，该系统包括数据获取模块、存内计算模块和计算结果存储模块，其中：数据获取模块，用于获取多组第一输入数据，并将多组第一输入数据发送到存内计算模块；存内计算模块中设置有乒乓缓冲单元，用于对多组第一输入数据同时进行写入存储和存内计算，其中，乒乓缓冲单元是由两个乒乓缓冲区域组成的，乒乓缓冲区域具有写入存储功能和存内计算功能，且写入存储功能和存内计算功能，在两个乒乓缓冲区域之间，通过乒乓轮换方式进行切换；计算结果存储模块，用于存储存内计算得到的计算结果。本发明能够同时支持存内计算操作和更新权重操作，从而降低更新权重时对于存内计算性能的影响。
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公开(公告)号：CN109543815B
公开(公告)日：2021-02-05
申请号：CN201811211042.4
申请日：2018-10-17
申请人： 清华大学
IPC分类号： G06N3/04
摘要： 本发明实施例提供一种神经网络的加速方法及装置，其中方法包括：对于神经网络中的任一层，根据层的量化模式，对输入至所述层的特征图进行分块，获得若干个块数据，对所述块数据中不同通道但同一位置的像素设置同一索引值；计算所述块数据的稀疏度，抛弃全为0的块数据，对剩余的块数据，根据所述剩余的块数据的稀疏度以及预设阈值确定相应的稀疏类型，根据所述稀疏类型对所述剩余的块数据进行稀疏编码。本发明实施保证了每个像素位置处索引数量不因量化模式的不同而出现成倍增加的情况，解决了多种稀疏度和多种量化位宽混杂的神经网络编码问题。
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公开(公告)号：CN111726169A
公开(公告)日：2020-09-29
申请号：CN201910202580.5
申请日：2019-03-18
申请人： 清华大学
摘要： 本发明实施例提供一种无线体域网通信系统。该系统包括：发射端和接收端；接收端包括负载电阻、数控电感阵列和损耗补偿器；负载电阻和数控电感阵列依次串联于信号电极和地电极间，所述损耗补偿器与所述负载电阻和所述数控电感阵列并联；负载电阻根据发射端发射的激励信号生成电压信号；损耗补偿器根据电压信号生成控制信号；数控电感阵列根据控制信号从数控电感阵列的多个电感中确定若干个电感作为补偿电感，并通过补偿电感对无线体域网通信系统中的反向路径损耗进行补偿。本发明实施例提供的系统，能够在人体姿态变化过程中动态且有效的对系统中的反向路径损耗进行补偿，使得系统的功耗大幅降低。
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