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公开(公告)号：CN113257300A
公开(公告)日：2021-08-13
申请号：CN202110619747.5
申请日：2021-06-03
申请人： 清华大学
摘要： 本公开涉及一种基于铁电电容的存储装置，包括用于向存储单元写入数据或从存储单元读取数据的控制单元和以阵列方式布置的多个存储单元，存储单元包括外部接口、第一开关、晶体管、第一电容及第二电容，第一电容和第二电容中的至少一个是铁电电容；第一开关的第一端口与第一字线相连，第二端口与位线相连，第三端口与第一电容的一端相连；晶体管的栅极与第一电容的另一端及第二电容的一端相连，源极与第一读取端相连，漏极与第二读取端相连，第二电容的另一端与第二字线相连。本公开基于铁电电容的滞回特性保持或改变存储单元中铁电电容的极化状态，利用控制单元向存储单元写入或读取数据，能实现对于数据的非破坏性读取以及更高的写操作寿命。
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公开(公告)号：CN110600065B
公开(公告)日：2021-10-08
申请号：CN201910756772.0
申请日：2019-08-16
申请人： 清华大学
IPC分类号： G11C11/408 , G11C11/4094 , G11C11/4097
摘要： 本发明提出一种具有对称特性的存储器单元及其构成的阵列结构，涉及存储器技术领域。所述存储器单元的电路结构包括两个晶体管、一个存储器器件、行位线、列位线、行字线和列字线，第一晶体管的栅极、漏极和源极分别与行字线、行位线和存储器器件一端相连，第二晶体管的栅极和漏极分别与列字线和行位线相连，第二晶体管的源极与存储器器件一端、第一晶体管的源极均相连，存储器器件另一端与列位线相连。所述阵列结构为多个所述存储器单元通过对应的字线与位线相连的方式组成的若干行和若干列。本发明通过电路结构的行、列对称性，能够实现逐行操作与逐列操作，并保证了操作的简便与对称性。
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公开(公告)号：CN111462791A
公开(公告)日：2020-07-28
申请号：CN202010162766.5
申请日：2020-03-10
申请人： 清华大学
摘要： 本发明公开了一种电路单元及具有其的电路阵列，所述电路单元包括：第一开关，第二开关和数据存储器。所述第一开关包括第一输入端和第一输出端；所述第二开关包括第二输入端和第二输出端；所述数据存储器包括第一端口、第二端口和第三端口，所述第三端口可改变所述数据存储器中的存储数据，所述第三端口和所述存储数据可控制所述第一端口和所述第二端口，所述第一输出端和所述第二输出端均与所述第三端口相连。根据本发明的电路单元一方面可以实现零静态功耗，进而可以更好的存储数据，防止数据丢失；另一方面具有更高的存储密度，从而有利于提升存储带宽。
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公开(公告)号：CN118366516A
公开(公告)日：2024-07-19
申请号：CN202310095351.4
申请日：2023-01-17
IPC分类号： G11C11/413 , G11C11/411
摘要： 本公开涉及一种静态存储装置、静态存储器、电子设备，所述装置包括：至少一个存储单元，所述存储单元包括第一开关及具有滞回特性的滞回逻辑器件，所述存储单元通过所述滞回逻辑器件的滞回特性存储信息，控制单元，用于：控制所述写位线、所述选择线、所述读字线、所述读位线的至少一种的电压，以使得所述存储单元执行目标操作。本公开实施例的静态存储装置基于具有滞回特性的滞回逻辑器件实现，能够在低电压下维持所存储的数据，且读取速度快，具有高集成度、高耐久度的优点，可以有效地改善SRAM在闲置状态下的漏电问题和SRAM自身的低集成度问题，是一类可以在低电压下实现数据维持从而极大降低功耗、提高存储密度的存储器。
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公开(公告)号：CN113257300B
公开(公告)日：2023-06-06
申请号：CN202110619747.5
申请日：2021-06-03
申请人： 清华大学
摘要： 本公开涉及一种基于铁电电容的存储装置，包括用于向存储单元写入数据或从存储单元读取数据的控制单元和以阵列方式布置的多个存储单元，存储单元包括外部接口、第一开关、晶体管、第一电容及第二电容，第一电容和第二电容中的至少一个是铁电电容；第一开关的第一端口与第一字线相连，第二端口与位线相连，第三端口与第一电容的一端相连；晶体管的栅极与第一电容的另一端及第二电容的一端相连，源极与第一读取端相连，漏极与第二读取端相连，第二电容的另一端与第二字线相连。本公开基于铁电电容的滞回特性保持或改变存储单元中铁电电容的极化状态，利用控制单元向存储单元写入或读取数据，能实现对于数据的非破坏性读取以及更高的写操作寿命。
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公开(公告)号：CN118692537A
公开(公告)日：2024-09-24
申请号：CN202310282434.4
申请日：2023-03-21
摘要： 本公开涉及一种基于铁电电容的非易失内容寻址存储器、电子设备，所述存储器包括：多个存储单元，每个存储单元为：第一开关的第二端、第二开关的第二端分别连接于第一电容的第一端、第二电容的第一端，第一电容的第二端、第三电容的第一端、第一晶体管的栅极均连接于第一节点，第二电容的第二端、第四电容的第一端、第二晶体管的栅极均连接于第二节点，其中，第一电容和第三电容至少有一个是铁电电容，第二电容和第四电容至少有一个是铁电电容；控制单元，用于：输入控制信号以控制存储单元执行目标操作。本公开实施例实现了数据的非破坏性读取，提高了存储器的使用寿命，并且降低了操作的延时和能耗。
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公开(公告)号：CN114186291A
公开(公告)日：2022-03-15
申请号：CN202111413132.3
申请日：2021-11-25
申请人： 清华大学
摘要： 本申请公开了一种基于铁电晶体管的物理不可克隆函数结构及注册方法、装置，其中，结构包括：阵列电路为通过多个铁电晶体管电路结构单元电气连接构成多行多列的阵列结构，每一行电路结构单元的字线相连，且连接至译码电路，每一列电路结构单元的位线和感测线相连，且位线连接至驱动电路，感测线连接至感测电路；驱动电路用于驱动阵列电路的字线和位线；译码电路用于输入挑战信号，并将输入挑战信号译码为相应的地址；感测电路用于通过利用阵列电路中的铁晶体管极化状态随机翻转特性由输入挑战信号生成输出响应信号数据。本申请的实施例利用铁电晶体管的极化状态的随机性和多样性，实现可重构的物理不可克隆函数，具有低功耗优势。
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公开(公告)号：CN110600065A
公开(公告)日：2019-12-20
申请号：CN201910756772.0
申请日：2019-08-16
申请人： 清华大学
IPC分类号： G11C11/408 , G11C11/4094 , G11C11/4097
摘要： 本发明提出一种具有对称特性的存储器单元及其构成的阵列结构，涉及存储器技术领域。所述存储器单元的电路结构包括两个晶体管、一个存储器器件、行位线、列位线、行字线和列字线，第一晶体管的栅极、漏极和源极分别与行字线、行位线和存储器器件一端相连，第二晶体管的栅极和漏极分别与列字线和行位线相连，第二晶体管的源极与存储器器件一端、第一晶体管的源极均相连，存储器器件另一端与列位线相连。所述阵列结构为多个所述存储器单元通过对应的字线与位线相连的方式组成的若干行和若干列。本发明通过电路结构的行、列对称性，能够实现逐行操作与逐列操作，并保证了操作的简便与对称性。
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