公开(公告)号：CN1037981A

公开(公告)日：1989-12-13

申请号：CN89102936.2

申请日：1989-05-03

申请人： 国际商业机器公司

发明人： 帕特里克·M·伯兰德 ,  迈克·E·丹尼 ,  吉尼·J·古德茨 ,  凯威·G·克莱默 ,  苏珊·L·坦普斯特

IPC分类号： G06F13/38

CPC分类号： G06F11/10 ,  G06F13/4027 ,  G06F13/4059 ,  G06F13/4072 ,  H03K3/288 ,  H03K19/0826

摘要： 对第一和第二数据总线间传送的数字数据作缓冲和奇偶校验的电路，它包括多个双向位缓冲器电路。各双向位缓冲器电路包括：由串接在第一和第二数据总线间的数据接收器、输出端接一奇偶校验电路的锁存器和驱动器组成的第一数据通道；由串接在第二和第一数据总线间的数据接收器、锁存器和驱动器组成的第二数据通道；控制驱动器以有选择地将驱动器输出端置于有效驱动或高阻状态的控制装置；控制锁存器以有选择地锁存或传送数据的控制装置。

公开(公告)号：CN105701046B

公开(公告)日：2018-10-19

申请号：CN201510895707.8

申请日：2015-12-08

申请人： 安华高科技通用IP(新加坡)公司

发明人： 马德胜 ,  德里克·亨·桑·塔姆 ,  徐家仁 ,  普里蒂·穆拉格

IPC分类号： G06F13/38 ,  G06F13/40

CPC分类号： G06F13/4059 ,  G06F1/3287 ,  G06F13/385 ,  G06F13/4295 ,  G06F2213/0042 ,  Y02D10/14 ,  Y02D10/151

摘要： 提供一种集成电路。所述集成电路包括通信模式确定电路，该通信模式确定电路被配置为在第一数据线和/或第二数据线上检测信号电平，并且确定第一数据线和第二数据线的通信模式是第一通用串行总线(USB)通信模式还是第二USB通信模式。所述集成电路还包括第一收发器电路，该第一收发器电路被配置为，基于确定的通信模式，在多个模式的其中一个模式下操作。所述集成电路还包括第二收发器电路，该第二收发器电路被配置为，基于确定的通信模式，在多个模式的其中一个模式下操作。第一USB通信模式的最大信号电平大于第二USB通信模式的最大信号电平。

公开(公告)号：CN106796561B

公开(公告)日：2018-08-28

申请号：CN201580047332.8

申请日：2015-08-31

申请人： 高通股份有限公司

发明人： 兰德尔·约翰·帕斯卡雷拉 ,  贾亚·普拉喀什·苏布拉马尼亚姆·贾纳桑 ,  常·广·张 ,  古鲁尚卡·拉贾玛尼 ,  约瑟夫·杰拉尔德·麦克唐纳 ,  托马斯·菲利普·施派尔

IPC分类号： G06F13/16 ,  G06F13/40 ,  G06F13/42

CPC分类号： G06F13/4013 ,  G06F13/1621 ,  G06F13/4027 ,  G06F13/4059 ,  G06F13/4221

摘要： 本发明揭示将强有序写入事务桥接到弱有序域中的装置、和相关设备、方法和计算机可读媒体。在一个方面中，主机桥接器装置经配置以从一或多个强有序产生者装置接收强有序写入事务。所述主机桥接器装置将所述强有序写入事务发布到弱有序域内的一或多个消费者装置。所述主机桥接器装置检测并非由所述一或多个消费者装置中的第一消费者装置接受的第一写入事务。对于在所述第一写入事务之后发布且由相应消费者装置接受的一或多个写入事务中的每一者，所述主机桥接器装置将取消消息发送到所述相应消费者装置。所述主机桥接器装置重放所述第一写入事务和在所述第一写入事务之后发布的所述一或多个写入事务。

公开(公告)号：CN104102761B

公开(公告)日：2017-05-10

申请号：CN201410143989.1

申请日：2014-04-11

申请人： 国际商业机器公司

发明人： B·L.·古德曼 ,  H·M.·麦克里里 ,  E·E.·雷特 ,  S·L.·罗伯特斯 ,  J·A.·斯图切利

IPC分类号： G06F17/50

CPC分类号： G06F12/121 ,  G06F12/0831 ,  G06F12/123 ,  G06F13/4059 ,  G06F2213/0038

摘要： 本申请涉及数据处理系统中数据处理的方法和集成电路。统一请求队列包括用于为多种类型的请求服务的多个条目。统一请求队列条目中的每一个条目一般都可分配给多种请求类型中任意一种类型的请求。在统一请求队列中为多种类型请求中的第一种请求类型预留多个条目。基于由于统一请求队列中的条目分配给其它请求而被统一请求队列拒绝的第一种请求类型的请求数量，动态改变为第一种请求类型预留的条目数量。

公开(公告)号：CN105550144A

公开(公告)日：2016-05-04

申请号：CN201510909022.4

申请日：2015-12-09

申请人： 中国航空工业集团公司西安航空计算技术研究所

发明人： 魏艳艳 ,  田泽 ,  蔡叶芳 ,  牛少平 ,  马宁

IPC分类号： G06F13/40

CPC分类号： G06F13/4059 ,  G06F2213/0002 ,  G06F2213/0012

摘要： 本发明涉及一种实现反向转发1394消息的电路，包括至少两个节点接收单元、调度接收电路、发送FIFO、并串转换电路以及串行接口，节点接收单元接收来自链路层的消息进行存储，并判断消息类型；调度接收电路接收来自节点接收单元的消息请求和反向转发消息标志信号，监控发送FIFO的空满状态，并在发送FIFO空状态的情况下根据消息请求和反向转发消息标志信号从对应的节点接收单元读取消息内容并写入发送FIFO中。串行接口用于将并串转换电路的输出发送给外部模块。本发明采用一种自定义的串行接口实现反向转发1394关键消息，用以解决现有技术中的问题，方法简单方便。

公开(公告)号：CN105550142A

公开(公告)日：2016-05-04

申请号：CN201510889858.2

申请日：2015-12-07

申请人： 中国航空工业集团公司西安航空计算技术研究所

发明人： 朱志强 ,  王红春 ,  武华 ,  刘陈 ,  杨可 ,  杨媛媛

IPC分类号： G06F13/40 ,  G06F13/38

CPC分类号： G06F13/4059 ,  G06F13/382

摘要： 本发明提供了一种高低速转换接口中的数据完整性处理方法，本发明在高速接口数据接收过程中，通过响应消息接收中断实现数据帧的接收，进一步通过中断标志寄存器中的数据接收标志数据位以及基于接收控制单元实现对MAC缓冲区头尾指针的维护和控制，实现对高低速数据转换过程中的接收中断响应及数据接收的维护；本发明通过对MAC接收缓冲中数据的判断与预判读清操作，解决了突发流量下的高速接口丢失消息问题，确保两种接口间所转换数据的完整性；本发明基于中断方式响应并处理缓冲数据，实时响应，避免处理延迟；适用于各种高低速总线转换接口设计，程序开发及控制器选型适用性强。

公开(公告)号：CN105340222A

公开(公告)日：2016-02-17

申请号：CN201480035504.5

申请日：2014-05-28

申请人： 威德米勒界面有限公司及两合公司

发明人： M·科纳 ,  B·格雷斯

IPC分类号： H04L12/40 ,  H04L12/24 ,  H04L12/26 ,  G05B23/02

CPC分类号： G06F13/4027 ,  G05B19/0425 ,  G06F13/4022 ,  G06F13/4059 ,  G06F13/4221 ,  H04L12/40032 ,  H04L12/4625 ,  H04L41/0803 ,  H04L43/50

摘要： 本发明涉及一种用于通过子总线(4)将输入/输出模块(5)连接至工业自动化系统的现场总线(2)的现场总线耦合器(3)的运转方法，其中在正常运转模式下所述现场总线耦合器(3)-通过所述现场总线(2)接收至少一个输入/输出模块(5)的输出信道的输出值(A)并且通过子总线(4)将所述值转发至所述输入/输出模块(5)，和/或-通过子总线(4)接收来自所述至少一个输入/输出模块(5)的输入值(E)并且通过所述现场总线(2)转发所述值，所述方法特征在于，在诊断模式下，所述现场总线耦合器(3)-通过子总线(4)将所述至少一个输入/输出模块(5)的输出信道的至少一个可定义的输出值(A*)发送至所述输入/输出模块(5)，和/或-将至少一个可定义的输入值(E*)分配给所述至少一个输入/输出模块(5)并且通过所述现场总线(2)输出所述值。本发明进一步涉及一种用于实施所述方法而配置的现场总线耦合器(3)。

公开(公告)号：CN102103561B

公开(公告)日：2015-04-01

申请号：CN201010573018.2

申请日：2010-12-01

申请人： 三星电子株式会社

发明人： 尹栽根 ,  严濬亨 ,  权佑彻 ,  姜贤俊 ,  郑法澈

IPC分类号： G06F13/36

CPC分类号： G06F13/4059

摘要： 一种数据处理系统中的异步扩展电路。所述异步扩展电路包括异步打包器和异步解包器。所述异步打包器包括：写缓冲器，共同地用于异步桥以及用于扩展和缓冲写通道数据；以及第一和第二异步打包控制器，用于关于在突发写操作期间输入到写缓冲器/从写缓冲器输出的写通道数据，分别根据第一和第二时钟来控制通道压缩。所述异步解包器包括：读缓冲器，共同地用于异步桥以及用于扩展和缓冲读通道数据；以及第一和第二异步解包控制器，用于关于在突发读操作期间输入到读缓冲器/从读缓冲器输出的读通道数据，分别根据第一和第二时钟来控制通道压缩。

公开(公告)号：CN103119572A

公开(公告)日：2013-05-22

申请号：CN201180046078.1

申请日：2011-09-26

申请人： 英特尔公司

发明人： R·拉吉瓦 ,  R·A·迈尔 ,  S·J·乔丹 ,  L·P·洛伊

IPC分类号： G06F13/14 ,  G06F13/38

CPC分类号： G06F13/4059 ,  G06F1/3206 ,  G06F1/3253 ,  G06F13/4027 ,  G06F13/4286 ,  G06F13/4295 ,  Y02B60/1228 ,  Y02B60/1235 ,  Y02D10/151

摘要： 本文描述了用于对在与处理器相同的管芯上集成的接口进行节流的方法和装置。在一个实施例中，来自集成输入/输出集线器（例如，集成在与处理器相同的管芯上）的信号使得对在IIO和输入/输出（IO）设备之间耦合的链路进行节流。还公开了其它实施例。

公开(公告)号：CN101373983B

公开(公告)日：2013-02-13

申请号：CN200810083136.8

申请日：2008-03-07

申请人： 立积电子股份有限公司

发明人： 陈则朋

IPC分类号： H04B1/40 ,  H04B1/16 ,  G06F13/00

CPC分类号： G06F1/04 ,  G06F13/4059

摘要： 本发明提供一异步先进先出(FIFO)接口和其操作方法，其中该异步FIFO接口的一读出时钟和一写入时钟为异步。该异步FIFO接口包括一FIFO缓冲器，一时钟控制器和一可变整数除法器。该FIFO缓冲器以该写入时钟输入至少一数据，并以该读出时钟输出该至少一数据。该时钟控制器依照储存于该FIFO缓冲器的数据量输出一时钟控制讯号。该可变整数除法器将用以产生该读出时钟或该写入时钟的一第一讯号除以一由该时钟控制讯号所控制的一整数除数，以调整储存于该FIFO缓冲器的数据量。