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公开(公告)号：CN111984491A
公开(公告)日：2020-11-24
申请号：CN202010886833.8
申请日：2020-08-28
申请人： 思尔芯(上海)信息科技有限公司
IPC分类号： G06F11/26
摘要： 本发明实施例中提供了一种用于原型验证的虚拟存储设备，属于计算机辅助装置技术领域，具体包括虚拟接口、控制器和虚拟存储器；虚拟接口与待验证存储控制器连接，用于接收待验证存储控制器的指令信息，并将指令信息传输至虚拟存储器；虚拟存储器用于根据指令信息作出读写操作；控制器连接虚拟存储器，用于读写虚拟存储器。本发明采用模拟存储器替代存储器外设，在需要更换内部逻辑时，直接通过控制器擦除原逻辑写入新逻辑即可；还能够通过控制器将格式化等指令发送给模拟存储器，直接完成对存储控制器原型验证的初始化。因此在整个验证过程中，不需要再次拆装存储器外设，不需要人工介入，降低了验证时长。
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公开(公告)号：CN111061662A
公开(公告)日：2020-04-24
申请号：CN201911239475.5
申请日：2019-12-06
申请人： 思尔芯(上海)信息科技有限公司
摘要： 本发明公开了一种基于连接器扩展FPGA互联IO的编译系统及方法，所述系统包括：连接器设置管理模块，用于给用户提供一个设置界面，并给用户用来设置单个FPGA开发板或多个FPGA开发板连接器间连接设置管理功能；时分复用TDM模块，采用同一物理连接的不同时段来传输不同的信号；时分复用TDM插入模块，用于用户插入时分复用TDM模块，针对用户设计，根据用户设置的互联线的数量，以所有互联信号都通过TDM传递的方式，自动生成互联模块；接口分配模块，根据连接器设置管理模块的结果，用于给用户提供自动匹配连接器接口的功能，使用属于各个FPGA的连接器，扩展FPGA之间互联IO的数量，从而突破了FPGA间需要使用板内互联线的限制，可有效解决背景技术中的问题。
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公开(公告)号：CN111061185A
公开(公告)日：2020-04-24
申请号：CN201911255268.9
申请日：2019-12-10
申请人： 思尔芯(上海)信息科技有限公司
IPC分类号： G05B19/042
摘要： 本发明公开了一种开发板的独立电源板控制系统、方法、介质及终端，所述系统包括：电源板监控模块，用于对开发板电源进行状态监控，并将监控数据存储起来；识别模块，用于接收用户远程信号和获取用户IP地址，和用户数据库中的信息对比；电源板管理芯片模块，和识别模块电连接，并在识别模块正确识别用户后接收用户操作信息，转换为数据格式后执行，并将电源板监控模块检测的输入输出条件和各项参数，远程反馈给用户；数据通路模块，用于和电源板管理芯片模块电连接，并根据用户使用需求对所述电源板的信息进行配置，帮助用户远程控制开发板电源并进行调节，并准确掌握开发板电源的参数，安全性大大增强，能有效的解决背景技术的问题。
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公开(公告)号：CN110991141A
公开(公告)日：2020-04-10
申请号：CN201911239483.X
申请日：2019-12-06
申请人： 思尔芯(上海)信息科技有限公司
IPC分类号： G06F30/392
摘要： 本发明公开了一种芯片设计的黑盒分割管理系统、方法、介质及终端，包括：黑盒信息定义模块，用于导入用户设计信息，将用户芯片设计中的部分信息定义为黑盒模块；资源分析模块，用于把被黑盒信息定义模块定义为黑盒模块的常用模块统计并从用户设计中分离出来，并分析所述常用模块占用的资源信息；分割模块，根据黑盒信息定义模块定义的结果，将被定义为黑盒模块的设计从用户设计中分离，保留剩余设计及其连线，并通过资源分析模块分析占用的资源信息；综合布局模块，自动将被去除的黑盒模块的逻辑功能添加到用户设计中，其余的正常布局布线，完成芯片设计的分割管理，从而极大地提高用户设计的开发灵活度，加快了芯片设计开发流程。
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公开(公告)号：CN110991132A
公开(公告)日：2020-04-10
申请号：CN201911255139.X
申请日：2019-12-10
申请人： 思尔芯(上海)信息科技有限公司
IPC分类号： G06F30/34
摘要： 本发明公开了一种FPGA原型验证开发板管脚分配系统、方法、介质及终端，所述系统包括：管脚检测模块，用于通过自测程序对开发板的管脚同时进行检测，并对检测的管脚进行标号，根据标号独立记录检测结果；检测结果处理模块，根据管脚检测模块的检测结果进行记录和处理，确定最佳的分配方式；管脚分配管理模块，根据检测结果处理模块的结果，对正常的引脚予以标记；损坏管脚管理模块，用户可以根据开发板的实际情况，设定开发板的具体管脚为损坏管脚；用户对损坏管脚进行二次判断，并对判定为损坏的管脚执行跳过处理，并导入管脚分配结果，取消分配结果中的损坏管脚，重新分配，可以按照用户的要求分配管脚，可有效解决背景技术中的问题。
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公开(公告)号：CN110988662A
公开(公告)日：2020-04-10
申请号：CN201911247016.1
申请日：2019-12-09
申请人： 思尔芯(上海)信息科技有限公司
IPC分类号： G01R31/317 , G01R31/3185 , G06F11/263 , G06F11/267
摘要： 本发明公开了一种基于FPGA原型验证开发板的信号调试系统及方法，所述系统包括：探测设置模块，DM连接器分配模块，根据信号探测设置的结果，给用户选择不同开发板上连接器的数量；设置分析器模块，供用户选择开发板上需要查找的信号，并将选择的信号和被选中的开发板关联，抓取这些信号的波形；DM调试模块，用于用户在准备工作完成之后，对开发板进行调试，设定条件组合并根据设置分析器模块中的结果获取开发板中查找信号的波形；运行时间工程模块，将用户设计导入到各个开发板中；接口模块，用于获取用户的开发板设计和信号，并发送给DM调试板进行调试，方便用户对开发板设计过程中的各个问题进行调试，能有效的解决背景技术提出的问题。
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公开(公告)号：CN1818912A
公开(公告)日：2006-08-16
申请号：CN200510113461.0
申请日：2005-10-13
申请人： 思尔芯(上海)信息科技有限公司
IPC分类号： G06F17/50
CPC分类号： G06F17/5027
摘要： 本发明提供了一种通过可重配置的平台用来设计和仿真用户设计的系统及其方法。该系统和方法能更容易地设计和仿真片上系统类型的用户设计。用户设计中的网表形式可包含在一个使用有多个场可编程逻辑门阵列器件的平台的仿真器中经过定制的或者经过优化的第三方的电路的网表形式。许多定制的电路可被配置用来与用户设计交互操作，提供诸如设计调试、性能分析以及与仿真器连接等功能。
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公开(公告)号：CN111934775A
公开(公告)日：2020-11-13
申请号：CN202010886846.5
申请日：2020-08-28
申请人： 思尔芯(上海)信息科技有限公司
发明人： 曹叶
摘要： 本发明提供了一种高速串行收发器的交换系统，应用于多个FPGA验证系统的组网连接中，包括光电转换模块、光纤传输模块和光信号交换模块；所述光电转换模块用于将高速串行收发器的电信号转为光信号，所述光纤传输模块用于将系统需要传输的光信号全部传导至所述光信号交换模块，所述光信号交换模块的输入端和输出端均与所述光纤传输模块连接，用于实现光信号在不同光纤间的分配或组合，实现光信号的任意交换。本发明能够在不降低高速串行收发器速率的情况下实现较长距离的传输，并且可以快速灵活的实现高速串行收发器的交换，从而达到系统组网的快速变更。
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公开(公告)号：CN111125975A
公开(公告)日：2020-05-08
申请号：CN201911247066.X
申请日：2019-12-09
申请人： 思尔芯(上海)信息科技有限公司
IPC分类号： G06F30/327 , G06F30/392
摘要： 本发明公开了一种FPGA时分复用多路数据传输的方法、存储介质及终端，所述方法包括如下步骤：通过计算机对用户的芯片设计RTL进行分割处理，选择FPGA验证平台并根据处理结果产生不同的格式的门电路网表库文件，并输出统一的EDIF格式的网表库文件；用户设置TDM传输的模式及参数之后，计算机根据TDM模式及参数，自动匹配FPGA厂家的底层的高速传输IP；计算机为用户的每个FPGA生成新的设计顶层和数据收发模块；根据FPGA类型转换为专用门电路网表库文件和相关配置约束信息；经过EDA专用的布线工具处理，计算机根据所述专用门电路网表库文件和相关配置约束信息生成可配置于FPGA的比特流文件进行数据传输，能有效解决背景技术中的问题。
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公开(公告)号：CN111901070B
公开(公告)日：2022-09-09
申请号：CN202010886838.0
申请日：2020-08-28
申请人： 思尔芯(上海)信息科技有限公司
摘要： 本发明实施例中提供了一种数据传输方法，属于计算机辅助设计技术领域，所述数据包括用户数据信号、检错信号和无效数据信号；具体方法为：数据传输过程中，将检错信号的触发时间设置在所述无效数据的传输时间中，用所述检错结果信号替换部分所述无效数据信号；通过本发明的处理方案，在数据的接收端可以在提前最少2个时钟周期恢复客户数据信息的接收，并且得到数据完整性的检测结果，极大的提高时分复用系统的实时性，减少了用户数据信号的传输延迟。
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