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公开(公告)号：CN118609623A
公开(公告)日：2024-09-06
申请号：CN202310179751.3
申请日：2023-02-28
申请人： 西安紫光国芯半导体股份有限公司
IPC分类号： G11C11/4074 , G11C11/4091 , G11C11/407
摘要： 本发明公开了一种接收器、存储器及模组设备，接收器包括：后级处理电路和偏置电路，所述偏置电路与所述后级处理电路连接，用于为所述后级处理电路提供偏置电压；其中，所述偏置电路包括：电压调节单元和放大电路，所述电压调节单元连接在所述电源电压和地电压之间，用于基于反馈电压提供偏置电压；所述放大电路连接在所述电源电压和地电压之间，并且所述放大电路连接所述电压调节单元，接收所述偏置电压，并基于所述偏置电压生成所述反馈电压；所述后级处理电路包括第一级接收电路，所述第一级接收电路连接所述偏置电路，接收所述偏置电压，并输出第一处理信号。以提供一种输出信号更稳定准确的接收器。
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公开(公告)号：CN118585366A
公开(公告)日：2024-09-03
申请号：CN202410720168.3
申请日：2024-06-05
申请人： 西安紫光国芯半导体股份有限公司
IPC分类号： G06F11/07
摘要： 本发明公开了一种修复系统、装置及修复方法。该修复系统包括：主板、服务器和修复装置；所述主板与所述服务器连接，以将检测获得的内存模组的身份信息和缺陷信息发送至所述服务器；所述修复装置与所述服务器连接，以根据读取的所述内存模组的身份信息，从所述服务器获取对应的所述缺陷信息，并基于所述缺陷信息修复所述内存模组。以提供一种高效修复内存模组的方案。
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公开(公告)号：CN113745197B
公开(公告)日：2024-08-30
申请号：CN202111033209.4
申请日：2021-09-03
申请人： 西安紫光国芯半导体股份有限公司
IPC分类号： H01L23/538 , H01L25/065
摘要： 本发明涉及集成芯片技术领域，尤其涉及一种三维异质集成的可编程阵列芯片结构和电子器件。该可编程阵列芯片结构，包括：至少两个芯片；其中，至少两个芯片中任一芯片为FPGA芯片或含eFPGA模块的芯片；至少两个芯片层叠连接的层叠芯片结构中相邻设置的两个芯片之间均通过对应的三维异质集成键合结构互连；三维异质集成键合结构，包括：第一三维异质集成键合区域；第二三维异质集成键合区域，互连第一三维异质集成键合区域。本发明利用三维异质集成技术，实现了可编程阵列芯片结构中芯片之间以及封装内部短距离的层叠互连，减少了孔、互连线和IO结构的使用，增加芯片间的互连密度和互连速度，进而提高了可编程阵列芯片结构的集成度。
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公开(公告)号：CN113705142B
公开(公告)日：2024-08-30
申请号：CN202111033159.X
申请日：2021-09-03
申请人： 西安紫光国芯半导体股份有限公司
IPC分类号： G06F30/34 , G06F9/30 , G06F115/10
摘要： 本申请公开一种三维芯片、计算系统及计算方法，三维芯片包括：数据存储阵列芯片组件，包括至少一层数据存储阵列芯片，数据存储阵列芯片包括多个数据存储阵列；动态重构存储阵列芯片组件，包括至少一层动态重构存储阵列芯片，动态重构存储阵列芯片包括多个动态重构存储阵列；可重构计算阵列芯片组件，包括至少一层可重构计算阵列芯片，可重构计算阵列芯片包括多个可重构计算阵列。能够改善现有三维芯片的存储访问结构，使得在相同存储阵列中继承已完成的计算的结果数据，降低甚至避免数据在存储阵列中的搬移，降低全局内部存储访问开销，解决计算效率随着计算流水线越长，增大全局内部存储访问的开销，导致计算效率降低的问题，降低计算功耗。
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公开(公告)号：CN107039087B
公开(公告)日：2024-07-02
申请号：CN201710349017.1
申请日：2017-05-17
申请人： 西安紫光国芯半导体股份有限公司
发明人： 亚历山大
摘要： 本发明涉及一种对DRAM进行ECC编码的方法和一种动态随机存取存储器DRAM。所述方法包括在对DRAM进行刷新的同时，根据标志位是否为初始值来判定是否对数据进行编码。所述ECC编码模块仅在所述标志位设定和检测模块生成一个使能信号的情况下对数据进行编码。所述方法的优点在于可以保证用于ECC编码的有效数据的长度符合ECC编码的要求。
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公开(公告)号：CN118193445A
公开(公告)日：2024-06-14
申请号：CN202410139581.0
申请日：2024-01-31
申请人： 西安紫光国芯半导体股份有限公司
IPC分类号： G06F15/173
摘要： 本申请提供一种片上网络、逻辑芯片以及三维芯片，该片上网络包括阵列设置的多个路由节点，每一路由节点与其在第一方向和第二方向上相邻的其余路由节点连接，以在第一方向上形成至少一个第一传输链，以及在第二方向上形成至少一个第二传输链；其中，第一传输链中的首个路由节点还直接连接末尾的路由节点；第二传输链中的首个路由节点还直接连接末尾的路由节点。通过上述设置，该片上网络中路由器设置具有一致性，不同位置的路由器的设计复杂度降低。
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公开(公告)号：CN117809702B
公开(公告)日：2024-05-28
申请号：CN202410225087.6
申请日：2024-02-29
申请人： 西安紫光国芯半导体股份有限公司
摘要： 本发明公开了一种三维堆叠结构及控制方法。该三维堆叠结构，包括：层叠设置的N个存储芯片，每个存储芯片均包括冗余单元，N取自然数；逻辑芯片，与N个存储芯片层叠设置；逻辑芯片包括可编程单元组，可编程单元组用于记录N个存储芯片的失效信息，以能根据失效信息启用冗余单元替代所述存储芯片的失效单元。以提供一种能兼顾良率和成本的三维堆叠结构及控制方法。
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公开(公告)号：CN117951077A
公开(公告)日：2024-04-30
申请号：CN202410135726.X
申请日：2024-01-31
申请人： 西安紫光国芯半导体股份有限公司
IPC分类号： G06F15/78
摘要： 本发明公开了一种可编程芯片及系统，涉及集成电路技术领域，包括：多层堆叠存储器，将可编程组件和处理器组件集成于逻辑芯片上形成具备可编程存储功能的三维芯片，利用数据传输接口接入总线，以使所述处理器组件用于根据处理业务配置数据处理流程，所述可编程组件用于基于所述数据处理流程对接收的数据进行与所述处理业务匹配的处理操作，基于该可编程芯片形成的三维结构，完成网卡解决方案的协议处理和数据传递，能够实现可编程的高性能处理器应用，解决了对于编程模块芯片集成的面积、成本开销大、功耗高的问题，达到了基于三维堆叠异质集成的逻辑处理方式，降低芯片所需的使用面积和功耗开销，提高灵活性。
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公开(公告)号：CN109785895B
公开(公告)日：2024-03-01
申请号：CN201910080160.4
申请日：2019-01-28
申请人： 西安紫光国芯半导体股份有限公司
摘要： 本发明提供了纠正NAND Flash中多比特错误的ECC装置和方法。该装置和方法通过将待处理数据进行空间变换，将数据从一维变换到二维空间，把数据位的错误分散到多个编码单元中，然后分别对行和列的维度上分别进行Hamming编码，将行ECC编码和列ECC编码以及数据一起保存在NAND Flash中。在数据读取时，将数据再次变换到二维空间，利用行ECC编码/列ECC编码分别进行校验，用列ECC校验成功的数据更新行数据，实现多比特纠错的目的。
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公开(公告)号：CN117471871A
公开(公告)日：2024-01-30
申请号：CN202311495021.0
申请日：2023-11-10
申请人： 西安紫光国芯半导体股份有限公司
摘要： 本发明提供了一种三维芯片及其制备方法，该方法包括：利用第一掩膜版在第一晶圆上形成第一图形；第一掩模版包括第一对准标记；将第二掩模版上的第二对准标记与第一对准标记对准，并利用第二掩膜版在第二晶圆上形成第二图形；第二掩模版与第一掩模版尺寸不同；将所述第二掩膜版沿预定方向移动预定距离，再次利用第二掩膜版在第二晶圆上形成第二图形；其中，预定距离的大小满足第二对准标记再次与第一对准标记对准。通过上述方式，本发明提供的方法能够在不影响布局布线的条件下以简单的对准标记实现对尺寸不同的掩膜版的对准，以便利用尺寸不同的掩膜版制备三维芯片。
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