公开(公告)号：CN107204310B

公开(公告)日：2023-09-22

申请号：CN201710166680.8

申请日：2017-03-20

Applicant: 三星电子株式会社

Inventor： 张星旭 ,  朴起宽 ,  孙豪成 ,  申东石

IPC: H01L21/8234 ,  H01L27/088 ,  H01L21/336

Abstract: 在一种制造半导体器件的方法中，隔离图案可以形成在衬底上以限定多个有源图案。有源图案可以从隔离图案凸出。初始多晶硅层可以形成在有源图案上以填充有源图案中的相邻有源图案之间的间隙。无导电性的离子可以被注入到初始多晶硅层中以形成无空隙的多晶硅层。有源图案在离子的注入期间维持它们的结晶状态。多晶硅层可以被图案化以在有源图案上形成虚设栅结构。源极/漏极区可以形成在有源图案的与虚设栅结构的侧面相邻的上部分处。

公开(公告)号：CN107068565B

公开(公告)日：2021-06-08

申请号：CN201610879028.6

申请日：2016-10-08

Applicant: 三星电子株式会社

Inventor： 金局泰 ,  孙豪成 ,  申东石 ,  沈铉准 ,  李周利 ,  张星旭

IPC: H01L21/336 ,  H01L29/78

Abstract: 本发明公开了一种半导体器件和一种制造半导体器件的方法。可在衬底上形成伪栅电极层和伪栅极掩模层。可将伪栅极掩模层图案化以形成伪栅极掩模，从而暴露出伪栅电极层的一部分。可通过倾斜离子注入将离子注入伪栅电极层的暴露部分中以及伪栅电极层的与伪栅电极层的暴露部分邻近的一部分中，以在伪栅电极层中形成生长阻挡层。可利用伪栅极掩模作为蚀刻掩模对伪栅电极层进行蚀刻，以形成伪栅电极。可在包括伪栅电极和伪栅极掩模的伪栅极结构的侧表面上形成间隔件。可执行选择性外延生长工艺，以形成外延层。

公开(公告)号：CN107068565A

公开(公告)日：2017-08-18

申请号：CN201610879028.6

申请日：2016-10-08

Applicant: 三星电子株式会社

Inventor： 金局泰 ,  孙豪成 ,  申东石 ,  沈铉准 ,  李周利 ,  张星旭

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L27/0924 ,  H01L21/26586 ,  H01L21/823814 ,  H01L21/823821 ,  H01L27/092 ,  H01L29/1608 ,  H01L29/161 ,  H01L29/167 ,  H01L29/7851 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/785

Abstract: 本发明公开了一种半导体器件和一种制造半导体器件的方法。可在衬底上形成伪栅电极层和伪栅极掩模层。可将伪栅极掩模层图案化以形成伪栅极掩模，从而暴露出伪栅电极层的一部分。可通过倾斜离子注入将离子注入伪栅电极层的暴露部分中以及伪栅电极层的与伪栅电极层的暴露部分邻近的一部分中，以在伪栅电极层中形成生长阻挡层。可利用伪栅极掩模作为蚀刻掩模对伪栅电极层进行蚀刻，以形成伪栅电极。可在包括伪栅电极和伪栅极掩模的伪栅极结构的侧表面上形成间隔件。可执行选择性外延生长工艺，以形成外延层。

公开(公告)号：CN107204310A

公开(公告)日：2017-09-26

申请号：CN201710166680.8

申请日：2017-03-20

Applicant: 三星电子株式会社

Inventor： 张星旭 ,  朴起宽 ,  孙豪成 ,  申东石

IPC: H01L21/8234 ,  H01L27/088 ,  H01L21/336

CPC classification number: H01L29/66545 ,  H01L21/265 ,  H01L21/26506 ,  H01L29/6656 ,  H01L29/66795 ,  H01L29/785 ,  H01L21/823431 ,  H01L27/0886

Abstract: 在一种制造半导体器件的方法中，隔离图案可以形成在衬底上以限定多个有源图案。有源图案可以从隔离图案凸出。初始多晶硅层可以形成在有源图案上以填充有源图案中的相邻有源图案之间的间隙。无导电性的离子可以被注入到初始多晶硅层中以形成无空隙的多晶硅层。有源图案在离子的注入期间维持它们的结晶状态。多晶硅层可以被图案化以在有源图案上形成虚设栅结构。源极/漏极区可以形成在有源图案的与虚设栅结构的侧面相邻的上部分处。