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公开(公告)号：CN115172309A
公开(公告)日：2022-10-11
申请号：CN202210898635.2
申请日：2022-07-28
申请人： 上海华虹宏力半导体制造有限公司
IPC分类号： H01L23/48 , H01L21/768
摘要： 本发明提供了一种半导体结构及形成方法，形成方法包括：提供顶层金属层；在顶层金属层上形成顶层氧化物层，刻蚀顶层氧化物层形成多个通孔，通孔内露出顶层金属层的表面，多个通孔均呈沟道的形状，两条沟道的通孔交叉，在顶层氧化物层的表面形成十字架的结构；向多个通孔内分别填充金属，以形成多个通孔结构，多个通孔结构和顶层金属层均连通；在顶层氧化物层内划分PAD区域，PAD区域内的顶层氧化物层嵌入有多个通孔结构。将通孔做成沟道形状，增加了通孔在顶层金属层内的横截面的面积。在填充金属形成通孔结构的时候，使得填充的金属更加充足，形成了质量更好的通孔结构，从而减少了通孔结构周围的顶层金属层出现裂痕的几率。
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公开(公告)号：CN113193046A
公开(公告)日：2021-07-30
申请号：CN202110313022.3
申请日：2021-03-24
申请人： 上海华虹宏力半导体制造有限公司
IPC分类号： H01L29/78 , H01L29/423 , H01L21/336
摘要： 本发明提供了一种半导体器件及其制备方法，包括：基底；若干栅极沟槽，形成于所述基底中；栅极结构，位于每个所述栅极沟槽中，包括屏蔽栅多晶硅层、栅极多晶硅层、第一氧化层、第二氧化层第三氧化层，所述第一氧化层覆盖所述栅极沟槽的内壁，所述屏蔽栅多晶硅层位于所述第一氧化层上并填充所述栅极沟槽，所述栅极沟槽的侧壁与所述屏蔽栅多晶硅层之间形成第一开口，所述第二氧化层覆盖所述基底的表面及所述第一开口的内壁，所述第三氧化层覆盖所述第一开口内的第二氧化层，所述栅极多晶硅层位于所述第三氧化层上并填充所述第一开口的部分深度；本发明改善了半导体器件中信号串扰的现象。
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公开(公告)号：CN111816639A
公开(公告)日：2020-10-23
申请号：CN202010693411.9
申请日：2020-07-17
申请人： 上海华虹宏力半导体制造有限公司
IPC分类号： H01L23/544 , G01B7/00
摘要： 本发明提供的一种监测SRAM存储区通孔对准失效的测试结构，包括第一测试单元和/第二测试单元；所述第一测试单元用于测试SRAM存储区的通孔是否发生横向漂移；以及所述第二测试单元用于测试SRAM存储区的通孔是否发生纵向漂移。本发明通过第一测试单元判断出通孔是否发生横向漂移，可以检测SRAM存储区的通孔中形成的钨插塞是否连通了上层金属层和下层金属层，和/或，通过第二测试单元可以判断出通孔是否发生纵向漂移，可以检测SRAM存储区的通孔中形成的钨插塞是否连通了上层金属层和下层金属层，从而监测SRAM存储区通孔是否对准失效。
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公开(公告)号：CN109103085A
公开(公告)日：2018-12-28
申请号：CN201810882443.6
申请日：2018-08-06
申请人： 上海华虹宏力半导体制造有限公司
IPC分类号： H01L21/28 , H01L21/306 , H01L29/423
摘要： 本发明提供了一种闪存及其制造方法，该闪存的制造方法包括：提供一衬底，在所述衬底上依次形成栅极氧化层、浮栅层和浮栅掩膜层；刻蚀所述浮栅掩膜层形成开口，形成第一侧墙；以所述第一侧墙为掩膜，刻蚀部分所述浮栅层形成沟槽；在所述开口及沟槽处沉积氧化物形成氧化物层，刻蚀所述氧化物层形成第二侧墙；刻蚀第二侧墙内的浮栅层和栅极氧化层以暴露所述衬底，并沉积氧化物，对所述氧化物进行热退火工艺；刻蚀所述氧化物层形成第三侧墙，第三侧墙连接所述第二侧墙和所述衬底。本发明增加了热退火工艺，该工艺引入氢气，在氢气氛围下，可有效减少氧化物内的缺陷，还能增加后续形成的第三侧墙对浮栅层的覆盖效果，最终增加闪存的数据保持能力。
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公开(公告)号：CN108987403A
公开(公告)日：2018-12-11
申请号：CN201810800762.8
申请日：2018-07-20
申请人： 上海华虹宏力半导体制造有限公司
IPC分类号： H01L27/11521 , H01L21/28
摘要： 本发明提供了一种控制闪存浮栅尖端的方法，包括：提供一衬底；在衬底上形成浮栅层、栅极氧化层以及浮栅掩膜层；刻蚀浮栅掩膜层形成开口，并且形成具有斜率的第一侧墙；刻蚀浮栅层形成沟槽，在开口及沟槽处沉积氧化物形成氧化物层；刻蚀氧化物层形成与第一侧墙的侧面成结合面的第二侧墙，第二侧墙的斜面的斜率与第一侧墙的侧面的斜率相同，量测第二侧墙的斜面或者量测第一侧墙的侧面上下边的尺寸差值；刻蚀剩余的浮栅层和所述栅极氧化层，并沉积氧化物，刻蚀氧化物形成第三侧墙；去除浮栅掩膜层；根据尺寸差值，选择不同的回刻时间，对第二侧墙的斜面进行回刻工艺处理。最终，控制浮栅尖端的高度在预定的范围内，从而保持器件的性能。
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公开(公告)号：CN108807407A
公开(公告)日：2018-11-13
申请号：CN201810590018.X
申请日：2018-06-08
申请人： 上海华虹宏力半导体制造有限公司
IPC分类号： H01L27/11531
CPC分类号： H01L27/11531
摘要： 本发明提供一种半导体器件及其制造方法，该方法包括提供一衬底，在衬底上形成分栅快闪存储器件单元和逻辑器件单元，在所述分栅快闪存储器件单元的侧墙外侧面形成有第一间隔氧化层，采用同一光罩和同一离子在同一道离子注入工艺中同时对所述分栅快闪存储器件单元第一间隔氧化层与位线之间的衬底和所述逻辑器件单元的侧墙与隔离结构之间的衬底进行离子注入，在所述分栅快闪存储器件单元的第一间隔氧化层与位线之间的衬底中形成有重掺杂的N型漏极区，在所述逻辑器件单元的侧墙与隔离结构之间的衬底中形成有重掺杂的N型源/漏极区。本发明能够克服横向穿通效应，以及降低制造成本和提高生产效率。
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公开(公告)号：CN107611018A
公开(公告)日：2018-01-19
申请号：CN201710887088.7
申请日：2017-09-26
申请人： 上海华虹宏力半导体制造有限公司
IPC分类号： H01L21/02 , H01L23/522
摘要： 本发明提供了一种改善晶圆应力的方法，包括以下步骤：提供一晶圆，所述晶圆具有通孔；在所述通孔的侧壁和底部形成第一阻挡层；在所述通孔内形成第一钨层；在所述第一钨层上形成第二阻挡层；在所述第二阻挡层上形成第二钨层。本发明还提供一种晶圆结构，采用上述的方法形成，包括通孔，所说通孔内形成有第一阻挡层，所述第一阻挡层上形成有第一钨层，所述第一钨层上形成有第二阻挡层，所述第二阻挡层上形成有第二钨层。本发明所提供的改善晶圆应力的方法和一种晶圆结构，能够有效改善晶圆的内应力，解决了钨与介质层之间的内应力问题，提高了芯片的可靠性。
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公开(公告)号：CN118448394A
公开(公告)日：2024-08-06
申请号：CN202410528051.5
申请日：2024-04-29
申请人： 上海华虹宏力半导体制造有限公司
IPC分类号： H01L23/544 , H01L21/66 , G01R19/00
摘要： 本发明提供字线侧墙测试结构及其测试方法，通过平行且间隔交错设置第一字线侧墙结构和第二字线侧墙结构，并将第一字线侧墙结构的一端连接第一焊盘，第二字线侧墙结构远离第一焊盘的一端连接第二焊盘，在第一焊盘和第二焊盘上施加电压，测量第一字线侧墙结构和第二字线侧墙结构之间的桥接电流，判断相邻第一字线侧墙结构和第二字线侧墙结构之间是否异常。本发明提供的字线侧墙测试结构及其测试方法能够监控字线侧墙结构，确保字线高度足够的同时，不会产生IM的问题；并且能够提前发现产线的波动，及时调整线上的变化。合理监控了字线侧墙结构的工艺窗口。
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公开(公告)号：CN108807407B
公开(公告)日：2021-07-09
申请号：CN201810590018.X
申请日：2018-06-08
申请人： 上海华虹宏力半导体制造有限公司
IPC分类号： H01L27/11531
摘要： 本发明提供一种半导体器件及其制造方法，该方法包括提供一衬底，在衬底上形成分栅快闪存储器件单元和逻辑器件单元，在所述分栅快闪存储器件单元的侧墙外侧面形成有第一间隔氧化层，采用同一光罩和同一离子在同一道离子注入工艺中同时对所述分栅快闪存储器件单元第一间隔氧化层与位线之间的衬底和所述逻辑器件单元的侧墙与隔离结构之间的衬底进行离子注入，在所述分栅快闪存储器件单元的第一间隔氧化层与位线之间的衬底中形成有重掺杂的N型漏极区，在所述逻辑器件单元的侧墙与隔离结构之间的衬底中形成有重掺杂的N型源/漏极区。本发明能够克服横向穿通效应，以及降低制造成本和提高生产效率。
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